intel Chip ID FPGA IP Cores

Ang bawat sinusuportahang Intel® FPGA ay may natatanging 64-bit chip ID. Binibigyang-daan ka ng mga chip ID ng Intel FPGA IP core na basahin ang chip ID na ito para sa pagkakakilanlan ng device.

Kaugnay na Impormasyon

• Panimula sa Intel FPGA IP Cores
  • Nagbibigay ng pangkalahatang impormasyon tungkol sa lahat ng Intel FPGA IP cores, kabilang ang parameterizing, generating, upgrade, at simulating IP cores.
• Pagbuo ng Pinagsamang Simulator Setup Script
  • Gumawa ng mga simulation script na hindi nangangailangan ng mga manu-manong update para sa software o mga pag-upgrade ng bersyon ng IP.

Suporta sa Device

Mga IP Core	Mga Suportadong Device
Chip ID Intel Stratix® 10 FPGA IP core	Intel Stratix 10
Natatanging Chip ID Intel Arria® 10 FPGA IP core	Intel Arria 10
Natatanging Chip ID Intel Cyclone® 10 GX FPGA IP core	Intel Cyclone 10 GX
Natatanging Chip ID Intel MAX® 10 FPGA IP	Intel MAX 10
Natatanging Chip ID Intel FPGA IP core	Stratix V Arria V Cyclone V

Kaugnay na Impormasyon

• Natatanging Chip ID Intel MAX 10 FPGA IP Core

Chip ID Intel Stratix 10 FPGA IP Core

• Inilalarawan ng seksyong ito ang Chip ID Intel Stratix 10 FPGA IP core.

Functional na Paglalarawan

Ang data_valid signal ay nagsisimula nang mababa sa paunang estado kung saan walang data na binabasa mula sa device. Pagkatapos magpakain ng high-to-low pulse sa readid input port, binabasa ng Chip ID Intel Stratix 10 FPGA IP ang natatanging chip ID. Pagkatapos basahin, iginiit ng IP core ang data_valid signal upang ipahiwatig na ang natatanging halaga ng chip ID sa output port ay handa na para sa pagkuha. Umuulit lang ang operasyon kapag na-reset mo ang IP core. Ang chip_id[63:0] output port ay nagtataglay ng halaga ng natatanging chip ID hanggang sa muling i-configure ang device o i-reset ang IP core.

Tandaan: Hindi mo maaaring gayahin ang Chip ID IP core dahil natatanggap ng IP core ang tugon sa data ng chip ID mula sa SDM. Upang mapatunayan ang IP core na ito, inirerekomenda ng Intel na magsagawa ka ng pagsusuri sa hardware.

Mga daungan

Larawan 1: Chip ID Intel Stratix 10 FPGA IP Core Ports

Talahanayan 2: Paglalarawan ng Chip ID Intel Stratix 10 FPGA IP Core Ports

Port	I/O	Sukat (Bit)	Paglalarawan
clkin	Input	1	Pinapakain ang signal ng orasan sa chip ID block. Ang maximum na sinusuportahang dalas ay katumbas ng iyong system clock.
i-reset	Input	1	Synchronous reset na nagre-reset sa IP core. Upang i-reset ang IP core, igiit ang mataas na signal ng pag-reset para sa hindi bababa sa 10 clkin cycle.
data_valid	Output	1	Isinasaad na ang natatanging chip ID ay handa na para sa pagkuha. Kung mababa ang signal, ang IP core ay nasa paunang estado o nasa progreso upang mag-load ng data mula sa isang fuse ID. Pagkatapos igiit ng IP core ang signal, handa na ang data para sa pagkuha sa chip_id[63..0] output port.
chip_id	Output	64	Isinasaad ang natatanging chip ID ayon sa kani-kanilang lokasyon ng fuse ID. Ang data ay valid lamang pagkatapos igiit ng IP core ang data_valid signal. Ang halaga sa power-up ay nire-reset sa 0. Ang chip_id [63:0]output port ay nagtataglay ng halaga ng natatanging chip ID hanggang sa muling i-configure ang device o i-reset ang IP core.
binasa	Input	1	Ang readid signal ay ginagamit upang basahin ang ID value mula sa device. Sa tuwing magbabago ang halaga ng signal mula 1 hanggang 0, i-trigger ng IP core ang operasyon ng read ID. Dapat mong i-drive ang signal sa 0 kapag hindi nagamit. Upang simulan ang pagpapatakbo ng read ID, himukin ang signal nang mataas para sa hindi bababa sa 3 clock cycle, pagkatapos ay hilahin ito pababa. Nagsisimulang basahin ng IP core ang halaga ng chip ID.

Pag-access sa Chip ID Intel Stratix 10 FPGA IP sa pamamagitan ng Signal Tap

Kapag i-toggle mo ang readid signal, magsisimulang basahin ng Chip ID Intel Stratix 10 FPGA IP core ang chip ID mula sa Intel Stratix 10 device. Kapag handa na ang chip ID, iginiit ng Chip ID Intel Stratix 10 FPGA IP core ang data_valid signal at tinatapos ang JTAG access.

Tandaan: Payagan ang isang pagkaantala na katumbas ng tCD2UM pagkatapos ng buong configuration ng chip bago subukang basahin ang natatanging chip ID. Sumangguni sa kaukulang datasheet ng device para sa halaga ng tCD2UM.

Nire-reset ang Chip ID Intel Stratix 10 FPGA IP Core

Upang i-reset ang IP core, dapat mong igiit ang reset signal para sa hindi bababa sa sampung cycle ng orasan.

Tandaan

1. Para sa mga Intel Stratix 10 device, huwag i-reset ang IP core hanggang sa hindi bababa sa tCD2UM pagkatapos ng buong pagsisimula ng chip. Sumangguni sa kaukulang datasheet ng device para sa halaga ng tCD2UM.
2. Para sa mga alituntunin ng IP core instantiation, dapat kang sumangguni sa Intel Stratix 10 Reset Release IP na seksyon sa Intel Stratix 10 Configuration User Guide.

Kaugnay na Impormasyon

Gabay sa Gumagamit ng Configuration ng Intel Stratix 10

• Nagbibigay ng higit pang impormasyon tungkol sa Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA IP Cores

Inilalarawan ng seksyong ito ang mga sumusunod na IP core

• Natatanging Chip ID Intel Arria 10 FPGA IP core
• Natatanging Chip ID Intel Cyclone 10 GX FPGA IP core
• Natatanging Chip ID Intel FPGA IP core

Functional na Paglalarawan

Ang data_valid signal ay nagsisimula nang mababa sa paunang estado kung saan walang data na binabasa mula sa device. Pagkatapos magpakain ng signal ng orasan sa clkin input port, binabasa ng Chip ID Intel FPGA IP core ang natatanging chip ID. Pagkatapos basahin, iginiit ng IP core ang data_valid signal upang ipahiwatig na ang natatanging halaga ng chip ID sa output port ay handa na para sa pagkuha. Umuulit lang ang operasyon kapag na-reset mo ang IP core. Ang chip_id[63:0] output port ay nagtataglay ng halaga ng natatanging chip ID hanggang sa muling i-configure ang device o i-reset ang IP core.

Tandaan: Ang Intel Chip ID IP core ay walang simulation model files. Upang mapatunayan ang IP core na ito, inirerekomenda ng Intel na magsagawa ka ng pagsusuri sa hardware.

Larawan 2: Chip ID Intel FPGA IP Core Ports

Talahanayan 3: Paglalarawan ng Chip ID Intel FPGA IP Core Ports

Port	I/O	Sukat (Bit)	Paglalarawan
clkin	Input	1	Pinapakain ang signal ng orasan sa chip ID block. Ang pinakamataas na sinusuportahang frequency ay ang mga sumusunod: • Para sa Intel Arria 10 at Intel Cyclone 10 GX: 30 MHz. • Para sa Intel MAX 10, Stratix V, Arria V at Cyclone V: 100 MHz.
i-reset	Input	1	Synchronous reset na nagre-reset sa IP core. Upang i-reset ang IP core, igiit ang mataas na signal ng pag-reset para sa hindi bababa sa 10 clkin cycle(1). Ang chip_id [63:0]output port ay nagtataglay ng halaga ng natatanging chip ID hanggang sa muling i-configure ang device o i-reset ang IP core.
data_valid	Output	1	Isinasaad na ang natatanging chip ID ay handa na para sa pagkuha. Kung mababa ang signal, ang IP core ay nasa paunang estado o nasa progreso upang mag-load ng data mula sa isang fuse ID. Pagkatapos igiit ng IP core ang signal, handa na ang data para sa pagkuha sa chip_id[63..0] output port.
chip_id	Output	64	Isinasaad ang natatanging chip ID ayon sa kani-kanilang lokasyon ng fuse ID. Ang data ay valid lamang pagkatapos igiit ng IP core ang data_valid signal. Ang halaga sa power-up ay nire-reset sa 0.

Pag-access sa Natatanging Chip ID Intel Arria 10 FPGA IP at Natatanging Chip ID Intel Cyclone 10 GX FPGA IP sa pamamagitan ng Signal Tap

Tandaan: Ang Intel Arria 10 at Intel Cyclone 10 GX chip ID ay hindi naa-access kung mayroon kang ibang mga system o mga IP core na nag-a-access sa JTAG sabay-sabay. Para kay example, ang Signal Tap II Logic Analyzer, Transceiver Toolkit, in-system signal o probe, at ang SmartVID Controller IP core.

Kapag na-toggle mo ang reset signal, magsisimulang basahin ng Unique Chip ID Intel Arria 10 FPGA IP at Unique Chip ID Intel Cyclone 10 GX FPGA IP cores ang chip ID mula sa Intel Arria 10 o Intel Cyclone 10 GX device. Kapag handa na ang chip ID, iginiit ng Unique Chip ID Intel Arria 10 FPGA IP at Unique Chip ID Intel Cyclone 10 GX FPGA IP cores ang data_valid signal at tinatapos ang JTAG access.

Tandaan: Payagan ang isang pagkaantala na katumbas ng tCD2UM pagkatapos ng buong configuration ng chip bago subukang basahin ang natatanging chip ID. Sumangguni sa kaukulang datasheet ng device para sa halaga ng tCD2UM.

Pag-reset ng Chip ID Intel FPGA IP Core

Upang i-reset ang IP core, dapat mong igiit ang reset signal para sa hindi bababa sa sampung cycle ng orasan. Pagkatapos mong i-deassert ang reset signal, muling binabasa ng IP core ang natatanging chip ID mula sa fuse ID block. Iginiit ng IP core ang data_valid signal pagkatapos makumpleto ang operasyon.

Tandaan: Para sa mga Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, at Cyclone V device, huwag i-reset ang IP core hanggang sa tCD2UM man lang pagkatapos ng full chip initialization. Sumangguni sa kaukulang datasheet ng device para sa halaga ng tCD2UM.

Chip ID Mga Archive ng Gabay sa Gumagamit ng Intel FPGA IP Cores

Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

IP Core na Bersyon	Gabay sa Gumagamit
18.1	Gabay sa Gumagamit ng mga Chip ID Intel FPGA IP Cores
18.0	Gabay sa Gumagamit ng mga Chip ID Intel FPGA IP Cores

Kasaysayan ng Pagbabago ng Dokumento para sa Gabay sa Gumagamit ng Chip ID Intel FPGA IP Cores

Bersyon ng Dokumento	Intel Quartus® Prime Version	Mga pagbabago
2022.09.26	20.3	Inalis Pinakamahuhusay na Kasanayan sa Pamamahala ng Proyekto link. Na-update Functional na Paglalarawan sa Chip ID Intel Stratix 10 FPGA IP Core. Na-update Functional na Paglalarawan sa Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Na-update ang paglalarawan ng clkin at mga resetport sa Talahanayan: Paglalarawan ng Chip ID Intel FPGA IP Core Ports upang isama ang mga detalye ng Intel MAX 10. Na-update ang Pag-reset ng Chip ID Intel FPGA IP Core seksyon upang isama ang suporta para sa Intel MAX 10 device.
2019.05.17	19.1	Na-update ang Nire-reset ang Chip ID Intel Stratix 10 FPGA IP Core paksa upang magdagdag ng pangalawang tala tungkol sa mga alituntunin sa pag-instantiasyon ng IP core.
2019.02.19	18.1	Nagdagdag ng suporta para sa mga Intel MAX 10 na device sa Mga IP Core at ang Mga Sinusuportahang Device mesa.
2018.12.24	18.1	Idinagdag ang Chip ID Mga Archive ng Gabay sa Gumagamit ng Intel FPGA IP Cores seksyon.  Inayos muli ang dokumento upang magbigay ng higit pang mga detalye sa kaukulang mga sinusuportahang device.
2018.06.08	18.0	Na-update ang nabasang paglalarawan ng port. Na-update ang paglalarawan ng pag-reset ng port.
2018.05.07	18.0	Nagdagdag ng readid port para sa Chip ID Intel Stratix 10 FPGA IP IP core.

 

Petsa	Bersyon	Mga pagbabago
Disyembre 2017	2017.12.11	Na-update ang pamagat ng dokumento mula sa Altera Unique Chip ID IP Core User Guide. Idinagdag Suporta sa Device seksyon.  Pinagsama at idinagdag na impormasyon mula sa Altera Arria 10 Natatanging Chip ID IP Core User Guide at Stratix 10 Natatanging Chip ID IP Core User Guide. Ni-rebrand sa Intel. Na-update Functional na Paglalarawan. Idinagdag ang suporta ng Intel Cyclone 10 GX device.
Mayo 2016	2016.05.02	Inalis ang karaniwang IP core na impormasyon at idinagdag ang link sa Quartus Prime Handbook. Na-update na tala tungkol sa suporta ng Arria 10 device.
Setyembre, 2014	2014.09.02	• Na-update na pamagat ng dokumento upang ipakita ang bagong pangalan ng "Altera Unique Chip ID" na IP core.

Petsa	Bersyon	Mga pagbabago
Agosto, 2014	2014.08.18	Na-update na mga hakbang sa parameterization para sa legacy na parameter editor. Idinagdag na tandaan na ang IP core na ito ay hindi sumusuporta sa mga disenyo ng Arria 10.
Hunyo, 2014	2014.06.30	Pinalitan ang impormasyon ng MegaWizard Plug-In Manager ng IP Catalog. Nagdagdag ng karaniwang impormasyon tungkol sa pag-upgrade ng mga IP core. Nagdagdag ng karaniwang impormasyon sa pag-install at paglilisensya. Inalis ang hindi napapanahong impormasyon sa antas ng suporta ng device. Available na ngayon ang suporta sa IP core device sa IP Catalog at parameter editor.
Setyembre, 2013	2013.09.20	Na-update sa muling salitang "Pagkuha ng chip ID ng isang FPGA device" sa "Pagkuha ng natatanging chip ID ng isang FPGA device"
Mayo, 2013	1.0	Paunang paglabas.

Magpadala ng Feedback

Mga Dokumento / Mga Mapagkukunan

intel Chip ID FPGA IP Cores [pdf] Gabay sa Gumagamit Chip ID FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

Mga sanggunian

• User Manual