F-Tile Interlaken Intel FPGA IP Design Halample

Gabay sa Mabilis na Pagsisimula

Ang F-Tile Interlaken Intel® FPGA IP core ay nagbibigay ng simulation testbench. Isang disenyo ng hardware halampAng mga sumusuporta sa compilation at hardware testing ay magiging available sa Intel Quartus® Prime Pro Edition software version 21.4. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo.
Ang testbench at disenyo halampSinusuportahan ng le ang NRZ at PAM4 mode para sa mga F-tile na device. Ang F-Tile Interlaken Intel FPGA IP core ay bumubuo ng disenyo halamples para sa mga sumusunod na sinusuportahang kumbinasyon ng bilang ng mga lane at mga rate ng data.

Mga Kumbinasyon na Sinusuportahan ng IP ng Bilang ng mga Lane at Rate ng Data
Ang mga sumusunod na kumbinasyon ay sinusuportahan sa bersyon 21.3 ng software ng Intel Quartus Prime Pro Edition. Ang lahat ng iba pang kumbinasyon ay susuportahan sa hinaharap na bersyon ng Intel Quartus Prime Pro Edition.

Bilang ng mga Lane	Rate ng Lane (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Oo	–	Oo	Oo	–
6	–	–	–	Oo	Oo
8	–	–	Oo	Oo	–
10	–	–	Oo	Oo	–
12	–	Oo	Oo	Oo	–

Larawan 1.Mga Hakbang sa Pagbuo para sa Disenyo Halample

Tandaan: Magiging available ang Hardware Compilation at Testing sa bersyon 21.4 ng software ng Intel Quartus Prime Pro Edition.
Ang F-Tile Interlaken Intel FPGA IP core design halampSinusuportahan ng le ang mga sumusunod na tampok:

• Panloob na TX hanggang RX serial loopback mode
• Awtomatikong bumubuo ng mga nakapirming laki ng packet
• Mga pangunahing kakayahan sa pagsuri ng packet
• Kakayahang gamitin ang System Console para i-reset ang disenyo para sa layunin ng muling pagsubok

Figure 2.High-level na Block Diagram

Kaugnay na Impormasyon

• F-Tile Interlaken Intel FPGA IP User Guide
• F-Tile Interlaken Intel FPGA IP Release Notes

Mga Kinakailangan sa Hardware at Software

Para subukan ang exampsa disenyo, gamitin ang sumusunod na hardware at software:

• Intel Quartus Prime Pro Edition software na bersyon 21.3
• System Console
• Sinusuportahang Simulator:
  • Mga Synopsy* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE o Questa*

Tandaan:  Suporta sa hardware para sa disenyo halampMagagamit ito sa bersyon 21.4 ng software ng Intel Quartus Prime Pro Edition.

Pagbuo ng Disenyo

Larawan 3. Pamamaraan

Sundin ang mga hakbang na ito upang makabuo ng disenyo halample at testbench:

1. Sa software ng Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Intel Quartus Prime, o i-click File ➤ Buksan ang Proyekto para magbukas ng kasalukuyang proyekto ng Intel Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
2. Tukuyin ang pamilya ng device na Agilex at piliin ang device na may F-Tile para sa iyong disenyo.
3. Sa IP Catalog, hanapin at i-double click ang F-Tile Interlaken Intel FPGA IP. Ang window ng Bagong IP Variant ay lilitaw.
4. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
5. I-click ang OK. Lumilitaw ang editor ng parameter.

Larawan 4. Halampang Tab ng Disenyo

6. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
7. Sa Halampsa tab na Disenyo, piliin ang opsyong Simulation para buuin ang testbench.
Tandaan: Ang opsyon sa synthesis ay para sa hardware halampang disenyo, na magiging available sa bersyon 21.4 ng software ng Intel Quartus Prime Pro Edition.
8. Para sa Generated HDL Format, parehong Verilog at VHDL na opsyon ay available.
9. I-click ang Bumuo ng Halample Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
10. Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (ilk_f_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo.
11. Mag-click sa OK.

Tandaan: Sa F-Tile Interlaken Intel FPGA IP na disenyo halampSa gayon, ang isang SystemPLL ay awtomatikong ginagawa, at konektado sa F-Tile Interlaken Intel FPGA IP core. Ang SystemPLL hierarchy path sa disenyo halample ay:

example_design.test_env_inst.test_dut.dut.pll

Ang SystemPLL sa disenyo halample shares ang parehong 156.26 MHz reference clock bilang ang Transceiver.

Istruktura ng Direktoryo

Ang F-Tile Interlaken Intel FPGA IP core ay bumubuo ng mga sumusunod files para sa disenyo halample:
Larawan 5. Istruktura ng Direktoryo

Talahanayan 2. Disenyo ng Hardware Halample File Mga paglalarawan
Ang mga ito files ay nasaample_installation_dir>/ilk_f_0_example_design na direktoryo.

File Mga pangalan	Paglalarawan
example_design.qpf	Proyekto ng Intel Quartus Prime file.
example_design.qsf	Mga setting ng proyekto ng Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Maaari mong kopyahin at baguhin para sa iyong sariling disenyo.
sysconsole_testbench.tcl	Pangunahing file para sa pag-access sa System Console

Tandaan: Suporta sa hardware para sa disenyo halampMagagamit ito sa bersyon 21.4 ng software ng Intel Quartus Prime Pro Edition.

Talahanayan 3. Testbench File Paglalarawan

Ito file nasaample_installation_dir>/ilk_f_0_example_design/ example_design/rtl na direktoryo.

File Pangalan	Paglalarawan
top_tb.sv	Nangungunang antas ng testbench file.

Talahanayan 4. Testbench Scripts

Ang mga ito files ay nasaample_installation_dir>/ilk_f_0_example_design/ example_design/testbench na direktoryo

File Pangalan	Paglalarawan
run_vcs.sh	Ang script ng Synopsys VCS upang patakbuhin ang testbench.
run_vcsmx.sh	Ang Synopsys VCS MX script upang patakbuhin ang testbench.
run_mentor.tcl	Ang Siemens EDA ModelSim SE o Questa script upang patakbuhin ang testbench.

Pagtulad sa Disenyo Halampang Testbench

Larawan 6. Pamamaraan

Sundin ang mga hakbang na ito para gayahin ang testbench:

1. Sa command prompt, lumipat sa testbench simulation directory. Ang path ng direktoryo ayample_installation_dir>/halample_design/ testbench.
2. Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator. Dapat suriin ng iyong script na tumutugma ang mga bilang ng SOP at EOP pagkatapos makumpleto ang simulation.

Talahanayan 5. Mga Hakbang sa Pagpapatakbo ng Simulation

Simulator	Mga tagubilin
VCS	Sa command line, i-type ang:   sh run_vcs.sh
VCS MX	Sa command line, i-type ang:   sh run_vcsmx.sh
ModelSim SE o Questa	Sa command line, i-type ang:   vsim -do run_mentor.tcl Kung mas gusto mong gayahin nang hindi inilalabas ang ModelSim GUI, i-type ang:   vsim -c -do run_mentor.tcl

3. Pag-aralan ang mga resulta. Ang isang matagumpay na simulation ay nagpapadala at tumatanggap ng mga packet, at ipinapakita ang "Test PASSED".

Ang testbench para sa disenyo halampkinukumpleto ni le ang mga sumusunod na gawain:

• I-instantiates ang F-Tile Interlaken Intel FPGA IP core.
• Nagpi-print ng katayuan ng PHY.
• Sinusuri ang metaframe synchronization (SYNC_LOCK) at salita (block) na mga hangganan (WORD_LOCK).
• Hinihintay na mai-lock at mai-align ang mga indibidwal na lane.
• Nagsisimulang magpadala ng mga packet.
• Sinusuri ang mga istatistika ng packet:
  • Mga error sa CRC24
  • Mga SOP
  • Mga EOP

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run:

Pagsasama-sama ng Disenyo Halample

1. Siguraduhin ang exampKumpleto na ang pagbuo ng disenyo.
2. Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Primeample_installation_dir>/halample_design.qpf>.
3. Sa menu ng Pagproseso, i-click ang Start Compilation.

Disenyo Halample Paglalarawan

Ang disenyo example ay nagpapakita ng mga pag-andar ng Interlaken IP core.

Disenyo Halample Mga Bahagi

Ang exampAng disenyo ay nag-uugnay sa sistema at PLL reference na mga orasan at mga kinakailangang bahagi ng disenyo. Ang exampKino-configure ng disenyo ang IP core sa internal loopback mode at bumubuo ng mga packet sa IP core TX user data transfer interface. Ipinapadala ng IP core ang mga packet na ito sa internal loopback path sa pamamagitan ng transceiver.
Matapos matanggap ng IP core receiver ang mga packet sa loopback path, pinoproseso nito ang mga Interlaken packet at ipinapadala ang mga ito sa interface ng paglilipat ng data ng gumagamit ng RX. Ang exampSinusuri ng disenyo kung ang mga packet na natanggap at ipinadala ay tumutugma.
Ang F-Tile Interlaken Intel IP na disenyo halampKasama sa le ang mga sumusunod na sangkap:

1. F-Tile Interlaken Intel FPGA IP core
2. Packet Generator at Packet Checker
3. F-Tile Reference at System PLL Clocks Intel FPGA IP core

Mga Signal ng Interface

Talahanayan 6. Disenyo Halample Interface Signal

Pangalan ng Port	Direksyon	Lapad (Bits)	Paglalarawan
mgmt_clk	Input	1	Input ng orasan ng system. Ang dalas ng orasan ay dapat na 100 MHz.
pll_ref_clk	Input	1	Reperensyang orasan ng transceiver. Nagmamaneho ng RX CDR PLL.
rx_pin	Input	Bilang ng mga lane	Pin ng data ng Receiver SERDES.
tx_pin	Output	Bilang ng mga lane	Ipadala ang SERDES data pin.
rx_pin_n(1)	Input	Bilang ng mga lane	Pin ng data ng Receiver SERDES.
tx_pin_n(1)	Output	Bilang ng mga lane	Ipadala ang SERDES data pin.
mac_clk_pll_ref	Input	1	Ang signal na ito ay dapat na hinihimok ng isang PLL at dapat gamitin ang parehong mapagkukunan ng orasan na nagtutulak sa pll_ref_clk. Available lang ang signal na ito sa mga variation ng device na PAM4 mode.
usr_pb_reset_n	Input	1	Pag-reset ng system.

(1) Available lang sa mga variant ng PAM4.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

Magrehistro ng Mapa

Tandaan:

• Disenyo HalampAng register address ay nagsisimula sa 0x20** habang ang Interlaken IP core register address ay nagsisimula sa 0x10**.
• Ang F-tile PHY register address ay nagsisimula sa 0x30** habang ang F-tile FEC register address ay nagsisimula sa 0x40**. Ang rehistro ng FEC ay magagamit lamang sa PAM4 mode.
• Access code: RO—Read Only, at RW—Read/Write.
• Binabasa ng system console ang disenyo halampNagrerehistro at nag-uulat ng katayuan ng pagsubok sa screen.

Talahanayan 7. Disenyo Halample Register Map

Offset	Pangalan	Access	Paglalarawan
8'h00	Nakareserba
8'h01	Nakareserba
8'h02	Pag-reset ng system PLL	RO	Ang mga sumusunod na bit ay nagpapahiwatig ng kahilingan sa pag-reset ng system PLL at paganahin ang halaga: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Naka-align ang RX lane	RO	Isinasaad ang pagkakahanay ng RX lane.
8'h04	Naka-lock ang WORD	RO	[NUM_LANES–1:0] – Pagkilala sa mga hangganan ng salita (block).
8'h05	Naka-lock ang sync	RO	[NUM_LANES–1:0] – Pag-synchronize ng metaframe.
8'h06 - 8'h09	Bilang ng error sa CRC32	RO	Isinasaad ang bilang ng error sa CRC32.
8'h0A	Bilang ng error sa CRC24	RO	Isinasaad ang bilang ng error sa CRC24.
8'h0B	Overflow/Underflow signal	RO	Ang mga sumusunod na bit ay nagpapahiwatig: • Bit [3] – TX underflow signal • Bit [2] – TX overflow signal • Bit [1] – RX overflow signal
8'h0C	Bilang ng SOP	RO	Nagsasaad ng bilang ng SOP.
8'h0D	Bilang ng EOP	RO	Isinasaad ang bilang ng EOP
8'h0E	Bilang ng error	RO	Isinasaad ang bilang ng mga sumusunod na error: • Pagkawala ng pagkakahanay ng lane • Ilegal na control word • Ilegal na pattern ng pag-frame • Walang SOP o EOP indicator
8'h0F	send_data_mm_clk	RW	Sumulat ng 1 hanggang bit [0] upang paganahin ang signal ng generator.
8'h10	Error sa checker		Ipinapahiwatig ang error sa checker. (SOP data error, Channel number error, at PLD data error)
8'h11	System PLL lock	RO	Ang bit [0] ay nagpapahiwatig ng PLL lock indication.
8'h14	Bilang ng TX SOP	RO	Nagsasaad ng bilang ng SOP na nabuo ng packet generator.
8'h15	Bilang ng TX EOP	RO	Isinasaad ang bilang ng EOP na nabuo ng packet generator.
8'h16	Tuloy-tuloy na pakete	RW	Sumulat ng 1 hanggang bit [0] upang paganahin ang tuluy-tuloy na packet.
nagpatuloy...

Offset	Pangalan	Access	Paglalarawan
8'h39	Bilang ng error sa ECC	RO	Isinasaad ang bilang ng mga error sa ECC.
8'h40	Itinama ng ECC ang bilang ng error	RO	Isinasaad ang bilang ng mga naitama na error sa ECC.
8'h50	tile_tx_rst_n	WO	I-reset ang tile sa SRC para sa TX.
8'h51	tile_rx_rst_n	WO	I-reset ang tile sa SRC para sa RX.
8'h52	tile_tx_rst_ack_n	RO	Kinikilala ang pag-reset ng tile mula sa SRC para sa TX.
8'h53	tile_rx_rst_ack_n	RO	Kinikilala ang pag-reset ng tile mula sa SRC para sa RX.

I-reset

Sa F-Tile Interlaken Intel FPGA IP core, sisimulan mo ang pag-reset (reset_n=0) at pigilin hanggang ang IP core ay magbalik ng reset acknowledge (reset_ack_n=0). Pagkatapos maalis ang pag-reset (reset_n=1), babalik ang pag-reset sa paunang katayuan nito
(reset_ack_n=1). Sa disenyo exampSa gayon, ang isang rst_ack_sticky na rehistro ay nagtataglay ng reset na kinikilala ang assertion at pagkatapos ay nagti-trigger ng pag-alis ng pag-reset (reset_n=1). Maaari kang gumamit ng mga alternatibong pamamaraan na akma sa iyong mga pangangailangan sa disenyo.

Mahalaga: Sa anumang sitwasyon kung saan kinakailangan ang panloob na serial loopback, dapat mong ilabas ang TX at RX ng F-tile nang hiwalay sa isang partikular na pagkakasunud-sunod. Sumangguni sa script ng system console para sa higit pang impormasyon.

Figure 7. I-reset ang Sequence sa NRZ Mode

Figure 8. I-reset ang Sequence sa PAM4 Mode

F-Tile Interlaken Intel FPGA IP Design Halample User Guide Archives

Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

Bersyon ng Intel Quartus Prime	IP Core na Bersyon	Gabay sa Gumagamit
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Halample Gabay sa Gumagamit

Kasaysayan ng Pagbabago ng Dokumento para sa F-Tile Interlaken Intel FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2021.10.04	21.3	3.0.0	• Nagdagdag ng suporta para sa mga bagong kumbinasyon ng lane rate. Para sa karagdagang impormasyon, sumangguni sa Talahanayan: Mga Kumbinasyon na Sinusuportahan ng IP ng Bilang ng mga Lane at Rate ng Data. • Na-update ang sinusuportahang listahan ng simulator sa seksyon: Mga Kinakailangan sa Hardware at Software. • Nagdagdag ng mga bagong reset register sa seksyon: Magrehistro ng Mapa.
2021.06.21	21.2	2.0.0	Paunang paglabas.

Mga Dokumento / Mga Mapagkukunan

intel F-Tile Interlaken Intel FPGA IP Design Halample [pdf] Gabay sa Gumagamit F-Tile Interlaken Intel FPGA IP Design Halample, F-Tile, Interlaken Intel FPGA IP Design Halample, Intel FPGA IP Design Halample, IP Design Halample, Disenyo Halample

Mga sanggunian

• User Manual