intel F-Tile Interlaken FPGA IPDesign Halample Gabay sa Gumagamit

 

Na-update para sa Intel® Quartus® Prime Design Suite: 21.4
Bersyon ng IP: 3.1.0

1. Mabilis na Gabay sa Simula

Ang F-Tile Interlaken Intel® FPGA IP core ay nagbibigay ng simulation testbench at isang hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo.

Ang testbench at disenyo halampSinusuportahan ng le ang NRZ at PAM4 mode para sa mga F-tile na device.
Ang F-Tile Interlaken Intel FPGA IP core ay bumubuo ng disenyo halamples para sa mga sumusunod na sinusuportahang kumbinasyon ng bilang ng mga lane at mga rate ng data.

Talahanayan 1. Mga Suportadong Kumbinasyon ng IP ng Bilang ng mga Lane at Rate ng Data
Ang mga sumusunod na kumbinasyon ay sinusuportahan sa bersyon 21.4 ng software ng Intel Quartus® Prime Pro Edition. Lahat
iba pang mga kumbinasyon ay susuportahan sa isang hinaharap na bersyon ng Intel Quartus Prime Pro Edition.

 

Figure 1. Mga Hakbang sa Pagbuo para sa Disenyo Halample

(1) Sinusuportahan ng variant na ito ang Interlaken Look-aside Mode.
(2) Para sa isang 10-lane na disenyo ng configuration, ang F-tile ay nangangailangan ng 12 lane ng TX PMA upang paganahin ang bonded transceiver clocking para sa pagliit ng channel skew.

*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

Ang F-Tile Interlaken Intel FPGA IP core design halampSinusuportahan ng le ang mga sumusunod na tampok:

• Panloob na TX hanggang RX serial loopback mode
• Awtomatikong bumubuo ng mga nakapirming laki ng packet
• Mga pangunahing kakayahan sa pagsuri ng packet
• Kakayahang gamitin ang System Console para i-reset ang disenyo para sa layunin ng muling pagsubok

Figure 2. High-level na Block Diagram

Kaugnay na Impormasyon

• F-Tile Interlaken Intel FPGA IP User Guide
• F-Tile Interlaken Intel FPGA IP Release Notes

1.1. Mga Kinakailangan sa Hardware at Software
Para subukan ang exampsa disenyo, gamitin ang sumusunod na hardware at software:

• Intel Quartus Prime Pro Edition software na bersyon 21.4
• Available ang system console gamit ang software ng Intel Quartus Prime Pro Edition
• Isang sinusuportahang simulator:
  — Synopsys* VCS*
  — Synopsys VCS MX
  — Siemens* EDA ModelSim* SE o Questa*
  — Cadence* Xcelium*
• Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Pagbuo ng Disenyo
Larawan 3. Pamamaraan

Sundin ang mga hakbang na ito upang makabuo ng disenyo halample at testbench:

1. Sa software ng Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Intel Quartus Prime, o i-click File ➤ Buksan ang Proyekto para magbukas ng kasalukuyang proyekto ng Intel Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
2. Tukuyin ang pamilya ng device na Agilex at piliin ang device na may F-Tile para sa iyong disenyo.
3. Sa IP Catalog, hanapin at i-double click ang F-Tile Interlaken Intel FPGA IP. Ang window ng Bagong IP Variant ay lilitaw.
4. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
5. I-click ang OK. Lumilitaw ang editor ng parameter.

Larawan 4. Halampang Tab ng Disenyo

6. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
7. Sa Halampsa tab na Disenyo, piliin ang opsyong Simulation para buuin ang testbench. Piliin ang opsyong Synthesis para buuin ang disenyo ng hardware halample. Dapat kang pumili ng hindi bababa sa isa sa mga opsyon sa Simulation at Synthesis upang mabuo ang disenyo halample.
8. Para sa Generated HDL Format, parehong Verilog at VHDL na opsyon ay available.
9. Para sa Target Development Kit, piliin ang Agilex I-Series Transceiver-SOC Development Kit.

Tandaan: Kapag pinili mo ang opsyon sa Development Kit, ang mga pin assignment ay itatakda ayon sa Intel Agilex I-Series Transceiver-SoC Development Kit device part number (AGIB027R31B1E2VR0) at maaaring iba sa iyong napiling device. Kung balak mong subukan ang disenyo sa hardware sa ibang PCB, piliin ang No development kit na opsyon at gawin ang naaangkop na pin assignment sa .qsf file
10. I-click ang Bumuo ng Halample Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
11. Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (ilk_f_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo.
12. Mag-click sa OK.

Tandaan: Sa F-Tile Interlaken Intel FPGA IP na disenyo halampSa gayon, ang isang SystemPLL ay awtomatikong ginagawa, at konektado sa F-Tile Interlaken Intel FPGA IP core. Ang SystemPLL hierarchy path sa disenyo halample ay:

example_design.test_env_inst.test_dut.dut.pll

Ang SystemPLL sa disenyo halample shares ang parehong 156.26 MHz reference clock bilang ang Transceiver.

1.3. Istruktura ng Direktoryo
Ang F-Tile Interlaken Intel FPGA IP core ay bumubuo ng mga sumusunod filepara sa disenyo
example:
Figure 5. Istruktura ng Direktoryo

Talahanayan 2. Disenyo ng Hardware Halample File Mga paglalarawan
Ang mga ito files ay nasaample_installation_dir>/ilk_f_0_example_design na direktoryo.

Talahanayan 3. Testbench File Paglalarawan
Ito file nasaample_installation_dir>/ilk_f_0_example_design/example_design/rtl na direktoryo.

Talahanayan 4. Testbench Scripts
Ang mga ito files ay nasaample_installation_dir>/ilk_f_0_example_design/example_design/testbench na direktoryo.

1.4. Pagtulad sa Disenyo Halampang Testbench
Larawan 6. Pamamaraan

Sundin ang mga hakbang na ito para gayahin ang testbench:

1. Sa command prompt, lumipat sa testbench simulation directory. Ang path ng direktoryo ayample_installation_dir>/halample_design/testbench.
2. Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator. Dapat suriin ng iyong script na tumutugma ang mga bilang ng SOP at EOP pagkatapos makumpleto ang simulation.

Talahanayan 5. Mga Hakbang sa Pagpapatakbo ng Simulation

3. Pag-aralan ang mga resulta. Ang isang matagumpay na simulation ay nagpapadala at tumatanggap ng mga packet, at ipinapakita ang "Test PASSED".
Ang testbench para sa disenyo halampkinukumpleto ni le ang mga sumusunod na gawain:

• I-instantiates ang F-Tile Interlaken Intel FPGA IP core.
• Nagpi-print ng katayuan ng PHY.
• Sinusuri ang metaframe synchronization (SYNC_LOCK) at salita (block) na mga hangganan
  (WORD_LOCK).
• Hinihintay na mai-lock at mai-align ang mga indibidwal na lane.
• Nagsisimulang magpadala ng mga packet.
• Sinusuri ang mga istatistika ng packet:
  — Mga error sa CRC24
  — Mga SOP
  — Mga EOP

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run:

Tandaan: Ang disenyo ng Interlaken halampAng simulation testbench ay nagpapadala ng 100 packet at tumatanggap ng 100 packet.

Ang mga sumusunod na sampAng output ay naglalarawan ng matagumpay na simulation test run para sa Interlaken Look-aside mode:

1.5. Pag-compile at Pag-configure ng Hardware Design Halample

1. Siguraduhin ang exampKumpleto na ang pagbuo ng disenyo.
2. Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Primeample_installation_dir>/halample_design.qpf>.
3. sa Pinoproseso menu, i-click Simulan ang Compilation.
4. Pagkatapos ng matagumpay na compilation, isang .sof file ay magagamit sa iyong tinukoy na direktoryo.
   Sundin ang mga hakbang na ito upang i-program ang hardware halampAng disenyo sa Intel Agilex device na may F-tile:
   a. Ikonekta ang Development Kit sa host computer.
   b. Ilunsad ang Clock Control na application, na bahagi ng development kit. Magtakda ng mga bagong frequency para sa disenyo halample bilang sumusunod:
   • Para sa NRZ mode:
   — Si5391 (U18), OUT0: Itakda sa halaga ng pll_ref_clk(3) ayon sa iyong kinakailangan sa disenyo.
   • Para sa PAM mode:
   — Si5391 (U45), OUT1: Itakda sa halaga ng pll_ref_clk(3) ayon sa iyong kinakailangan sa disenyo.
   — Si5391 (U19), OUT1: Itakda sa halaga ng mac_pll_ref_clk(3) ayon sa iyong kinakailangan sa disenyo. c. I-click Mga Tool ➤ Programmer ➤ Hardware Setup.
   d. Pumili ng isang programming device. Idagdag ang Intel Agilex I-Series Transceiver-SoC Development Kit.
   e. Siguraduhin na Mode ay nakatakda sa JTAG.
   f. Piliin ang Intel Agilex I-Series device at i-click Magdagdag ng Device. Nagpapakita ang programmer ng diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
   g. Lagyan ng tsek ang kahon para sa .sof.
   h. Lagyan ng tsek ang kahon sa Programa/I-configure hanay.
   i. I-click Magsimula.

1.6. Pagsubok sa Disenyo ng Hardware Halample
Pagkatapos mong i-compile ang F-tile Interlaken Intel FPGA IP na disenyo halampat i-configure ang iyong device, maaari mong gamitin ang System Console para i-program ang IP core at ang mga register nito.

Sundin ang mga hakbang na ito upang ilabas ang System Console at subukan ang disenyo ng hardware halample:

• Walang mga error para sa CRC32, CRC24, at checker.
• Ang mga ipinadalang SOP at EOP ay dapat tumugma sa mga natanggap na SOP at EOP.

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na pagsubok na tumakbo sa Interlaken mode:

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na test run sa Interlaken Lookaside mode:

 

2. Disenyo Halample Paglalarawan

Ang disenyo example ay nagpapakita ng mga pag-andar ng Interlaken IP core.

2.1. Disenyo Halample Mga Bahagi
Ang exampAng disenyo ay nag-uugnay sa sistema at PLL reference na mga orasan at mga kinakailangang bahagi ng disenyo. Ang exampKino-configure ng disenyo ang IP core sa internal loopback mode at bumubuo ng mga packet sa IP core TX user data transfer interface. Ipinapadala ng IP core ang mga packet na ito sa internal loopback path sa pamamagitan ng transceiver.

Matapos matanggap ng IP core receiver ang mga packet sa loopback path, pinoproseso nito ang mga Interlaken packet at ipinapadala ang mga ito sa interface ng paglilipat ng data ng gumagamit ng RX. Ang exampSinusuri ng disenyo kung ang mga packet na natanggap at ipinadala ay tumutugma.

Ang F-Tile Interlaken Intel FPGA IP na disenyo halampKasama sa le ang mga sumusunod na sangkap:

1. F-Tile Interlaken Intel FPGA IP core
2. Packet Generator at Packet Checker
3. F-Tile Reference at System PLL Clocks Intel FPGA IP core

2.2. Disenyo Halample Daloy
Ang F-Tile Interlaken Intel FPGA IP na disenyo ng hardware halampkinukumpleto ni le ang mga sumusunod na hakbang:

1. I-reset ang F-tile Interlaken Intel FPGA IP at F-Tile.
2. I-release ang reset sa Interlaken IP (system reset) at F-tile TX (tile_tx_rst_n).
3. Kino-configure ang F-tile Interlaken Intel FPGA IP sa internal loopback mode.
4. Bitawan ang pag-reset ng F-tile RX (tile_rx_rst_n).
5. Nagpapadala ng stream ng mga Interlaken packet na may paunang natukoy na data sa payload sa TX user data transfer interface ng IP core.
6. Sinusuri ang natanggap na mga packet at iniuulat ang katayuan. Ang packet checker na kasama sa disenyo ng hardware halampNagbibigay ang le ng mga sumusunod na pangunahing kakayahan sa pagsuri ng packet:
   • Suriin kung tama ang ipinadalang packet sequence.
   • Tinitiyak na ang natanggap na data ay tumutugma sa inaasahang mga halaga sa pamamagitan ng pagtiyak na pareho ang simula ng packet (SOP) at pagtatapos ng packet (EOP) na mga bilang ay magkatugma habang ang data ay ipinapadala at natatanggap.

*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

2.3. Mga Signal ng Interface
Talahanayan 6. Disenyo Halample Interface Signal

2.4. Magrehistro ng Mapa

Tandaan:

• Disenyo HalampAng register address ay nagsisimula sa 0x20** habang ang Interlaken IP core register address ay nagsisimula sa 0x10**.
• Ang F-tile PHY register address ay nagsisimula sa 0x30** habang ang F-tile FEC register address ay nagsisimula sa 0x40**. Ang rehistro ng FEC ay magagamit lamang sa PAM4 mode.
• Access code: RO—Read Only, at RW—Read/Write.
• Binabasa ng system console ang disenyo halampNagrerehistro at nag-uulat ng katayuan ng pagsubok sa screen.

Talahanayan 7. Disenyo Halample Register Map

Talahanayan 8. Disenyo Halample Register Map para sa Interlaken Look-aside Design Halample
Gamitin ang register map na ito kapag nabuo mo ang design example na may Enable Interlaken Look-aside Mode parameter na naka-on.

2.5. I-reset
Sa F-Tile Interlaken Intel FPGA IP core, sisimulan mo ang pag-reset (reset_n=0) at pigilin hanggang ang IP core ay magbalik ng reset acknowledge (reset_ack_n=0). Pagkatapos maalis ang pag-reset (reset_n=1), babalik ang pag-reset sa paunang katayuan nito (reset_ack_n=1). Sa disenyo exampSa gayon, ang isang rst_ack_sticky na rehistro ay nagtataglay ng reset na kinikilala ang assertion at pagkatapos ay nagti-trigger ng pag-alis ng pag-reset (reset_n=1). Maaari kang gumamit ng mga alternatibong pamamaraan na akma sa iyong mga pangangailangan sa disenyo.

Mahalaga: Sa anumang sitwasyon kung saan kinakailangan ang panloob na serial loopback, dapat mong ilabas ang TX at RX ng F-tile nang hiwalay sa isang partikular na pagkakasunud-sunod. Sumangguni sa script ng system console para sa higit pang impormasyon.

Figure 7. I-reset ang Sequence sa NRZ Mode

Figure 8. I-reset ang Sequence sa PAM4 Mode

 

3. F-Tile Interlaken Intel FPGA IP Design Halample User Guide Archives

Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

 

4. Kasaysayan ng Pagbabago ng Dokumento para sa F-Tile Interlaken Intel FPGA IP Design Halample Gabay sa Gumagamit

 

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyan
mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang mga produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago mag-order para sa mga produkto o serbisyo.

 

Magbasa Nang Higit Pa Tungkol sa Manwal na Ito at Mag-download ng PDF:

Mga Dokumento / Mga Mapagkukunan

intel F-Tile Interlaken FPGA IPDesign Halample [pdf] Gabay sa Gumagamit F-Tile Interlaken FPGA IPDesign Halample

Mga sanggunian

• User Manual