intel Interlaken 2nd Gen FPGA IP Release Notes
Interlaken (2nd Generation) Intel® FPGA IP Release Notes
Kung hindi available ang isang tala sa paglabas para sa isang partikular na bersyon ng IP core, walang pagbabago ang IP core sa bersyong iyon. Para sa impormasyon sa mga release ng IP update hanggang sa v18.1, sumangguni sa Intel Quartus Prime Design Suite Update Release Notes. Ang mga bersyon ng Intel® FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus® Prime Design Suite hanggang v19.1. Simula sa bersyon 19.2 ng software ng Intel Quartus Prime Design Suite, ang Intel FPGA IP ay may bagong scheme ng bersyon. Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:
- X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
- Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
- Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.
- Mga Tala sa Pag-update ng Intel Quartus Prime Design Suite
- Interlaken (2nd Generation) Intel FPGA IP User Guide
- Errata para sa Interlaken (2nd Generation) Intel FPGA IP sa Knowledge Base
- Interlaken (2nd Generation) Intel Stratix 10 FPGA IP Design Halample Gabay sa Gumagamit
- Interlaken (2nd Generation) Intel Agilex FPGA IP Design Halample Gabay sa Gumagamit
- Panimula sa Intel FPGA IP Cores
Interlaken (2nd Generation) Intel FPGA IP v20.0.0
Talahanayan 1. v20.0.0 2020.10.05
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
|
20.3 |
Nagdagdag ng suporta para sa 25.78125 Gbps na rate ng data. | — |
| Binago ang suporta sa mga rate ng data mula 25.3 Gbps patungong 25.28 Gbps at 25.8 Gbps sa 25.78125 Gbps. |
— |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.
Interlaken (2nd Generation) Intel FPGA IP v19.3.0
Talahanayan 2. v19.3.0 2020.06.22
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
|
19.3.0 |
Sinusuportahan na ngayon ng IP ang tampok na Interlaken Look-aside. | — |
| Nagdagdag ng bago Paganahin ang Interlaken Look-aside mode parameter sa editor ng parameter ng IP. | Maaari mong i-configure ang IP sa Interlaken Look-aside mode. | |
| Pagpili ng mode ng paglipat ang parameter ay tinanggal mula sa kasalukuyang bersyon ng Intel Quartus Prime software. |
— |
|
| Nagdagdag ng 12.5 Gbps na suporta sa rate ng data para sa bilang ng mga lane na 10 sa H-tile at E-tile (NRZ mode) na mga variation ng IP core. |
— |
|
| Inalis ang mga sumusunod na signal mula sa IP:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| Idinagdag kasunod ng mga bagong signal:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Inalis kasunod ng dalawang offset mula sa mapa ng rehistro:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Pagsubok sa hardware ng disenyo halampAvailable na ngayon ang le para sa mga Intel Agilex™ device. | Maaari mong subukan ang disenyo halampsa Intel Agilex F- series Transceiver-SoC Development Kit. | |
| Maaari mong baguhin ang data rate at transceiver reference clock frequency sa bahagyang magkaibang mga value para sa iyong Interlaken (2nd Generation) IP instance na nagta-target ng Intel Stratix® 10 H-tile o E-tile na device. Sumangguni sa KDB na ito para sa impormasyon kung paano baguhin ang rate ng data. |
Maaari mong i-customize ang mga rate ng data depende sa mga tile. |
Interlaken (2nd Generation) Intel FPGA IP v19.2.1
Talahanayan 3. v19.2.1 2019.09.27
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
|
19.3 |
Pampublikong release para sa mga Intel Agilex device na may mga E-tile transceiver. | — |
| Pinalitan ang pangalan ng Interlaken (2nd Generation) Intel Stratix 10 FPGA IP sa Interlaken (2nd Generation) Intel FPGA IP |
— |
Interlaken (2nd Generation) Intel Stratix 10 FPGA IP v18.1 Update 1
Talahanayan 4. Bersyon 18.1 Update 1 2019.03.15
| Paglalarawan | Epekto |
| Nagdagdag ng suporta sa multi-segment mode. | — |
| Idinagdag Bilang ng Mga Segment parameter. | — |
| • Nagdagdag ng suporta para sa mga kumbinasyon ng lane at data rate gaya ng sumusunod:
— Para sa mga Intel Stratix 10 L-tile device: • 4 na lane na may 12.5/25.3/25.8 Gbps na lane rate • 8 lane na may 12.5 Gbps lane rate — Para sa mga Intel Stratix 10 H-tile device: • 4 na lane na may 12.5/25.3/25.8 Gbps na lane rate • 8 na lane na may 12.5/25.3/25.8 Gbps na lane rate • 10 lane na may 25.3/25.8 Gbps na lane rate — Para sa mga Intel Stratix 10 E-tile (NRZ) na device: • 4 na lane na may 6.25/12.5/25.3/25.8 Gbps na lane rate • 8 na lane na may 12.5/25.3/25.8 Gbps na lane rate • 10 lane na may 25.3/25.8 Gbps na lane rate • 12 lane na may 10.3125 Gbps lane rate |
— |
| • Idinagdag ang mga sumusunod na bagong signal ng interface ng pagpapadala ng user:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Idinagdag ang mga sumusunod na bagong signal ng user interface ng receiver:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (2nd Generation) Intel Stratix 10 FPGA IP v18.1
Talahanayan 5. Bersyon 18.1 2018.09.10
| Paglalarawan | Epekto | Mga Tala |
| Pinalitan ang pangalan ng tile ng dokumento bilang Interlaken (2nd Generation) Intel Stratix 10 FPGA IP User Guide |
— |
— |
| Nagdagdag ng VHDL simulation model at testbench support para sa Interlaken (2nd Generation) IP core. |
— |
— |
| Idinagdag ang sumusunod na mga bagong rehistro sa IP core: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Available lang ang mga register na ito sa mga variation ng Intel Stratix 10 E-Tile device. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (2nd Generation) Intel FPGA IP v18.0.1
Talahanayan 6. Bersyon 18.0.1 Hulyo 2018
| Paglalarawan | Epekto | Mga Tala |
| Nagdagdag ng suporta para sa mga Intel Stratix 10 device na may mga E-Tile transceiver. |
— |
— |
| Nagdagdag ng 53.125 Gbps na suporta sa rate ng data para sa mga Intel Stratix 10 E-Tile na device sa PAM4 mode. |
— |
— |
| Nagdagdag ng clock signal mac_clkin para sa Intel Stratix 10 E-Tile na mga device sa PAM4 mode |
— |
— |
Interlaken (2nd Generation) Intel FPGA IP v18.0
Talahanayan 7. Bersyon 18.0 Mayo 2018
| Paglalarawan | Epekto | Mga Tala |
| Pinalitan ang pangalan ng Interlaken IP core (2nd Generation) sa Interlaken (2nd Generation) Intel FPGA IP ayon sa Intel rebranding. |
— |
— |
| Nagdagdag ng suporta sa rate ng data ng 25.8 Gbps para sa bilang ng mga lane 6 at 12. |
— |
— |
| Nagdagdag ng suporta para sa Cadence Xcelium* Parallel simulator. |
— |
— |
Interlaken IP Core (2nd Generation) v17.1
Talahanayan 8. Bersyon 17.1 Nobyembre 2017
| Paglalarawan | Epekto | Mga Tala |
| Paunang paglabas sa Intel FPGA IP Library. | — | — |
Kaugnay na Impormasyon
Gabay sa Gumagamit ng Interlaken IP Core (2nd Generation).
Interlaken (2nd Generation) Intel FPGA IP User Guide Archives
| Bersyon ng Quartus | IP Core na Bersyon | Gabay sa Gumagamit |
| 20.2 | 19.3.0 | Interlaken (2nd Generation) FPGA IP User Guide |
| 19.3 | 19.2.1 | Interlaken (2nd Generation) FPGA IP User Guide |
| 19.2 | 19.2 | Interlaken (2nd Generation) FPGA IP User Guide |
| 18.1.1 | 18.1.1 | Interlaken (2nd Generation) Intel Stratix 10 FPGA IP User Guide |
| 18.1 | 18.1 | Interlaken (2nd Generation) Intel Stratix 10 FPGA IP User Guide |
| 18.0.1 | 18.0.1 | Interlaken (2nd Generation) FPGA IP User Guide |
| 18.0 | 18.0 | Interlaken (2nd Generation) Intel FPGA IP User Guide |
| 17.1 | 17.1 | Gabay sa Gumagamit ng Interlaken IP Core (2nd Generation). |
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme. Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
Mga Dokumento / Mga Mapagkukunan
 |
intel Interlaken 2nd Gen FPGA IP Release Notes [pdf] Mga tagubilin Interlaken 2nd Gen FPGA IP Release Notes, Interlaken 2nd Gen, FPGA IP Release Notes |
