Mababang Latency E-Tile 40G Ethernet Intel FPGA IP Design Halample

Gabay sa Mabilis na Pagsisimula

Ang Low Latency E-Tile 40G Ethernet Intel® FPGA IP core ay nagbibigay ng simulation testbench at isang hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampkaya, ang editor ng parameter ng Intel Quartus® Prime IP ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware. Bilang karagdagan, maaari mong i-download ang pinagsama-samang disenyo ng hardware sa Intel device-specific development kit para sa interoperative testing. Kasama rin sa Intel FPGA IP ang isang compilation-only exampAng proyekto na magagamit mo upang mabilis na matantya ang lugar at timing ng IP core. Ang Mababang Latency E-Tile 40G Ethernet Intel FPGA IP ay sumusuporta sa disenyo halample generation na may malawak na hanay ng mga parameter. Gayunpaman, ang disenyo halampHindi saklaw ng mga ito ang lahat ng posibleng parameterization ng Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.

Mga Hakbang sa Pagbuo para sa Disenyo Halample

Kaugnay na Impormasyon

• Mababang Latency E-Tile 40G Ethernet Intel FPGA IP User Guide
  Para sa detalyadong impormasyon sa Mababang Latency E-Tile 40G Ethernet IP.
• Mababang Latency E-Tile 40G Ethernet Intel FPGA IP Release Notes
  Ang IP Release Notes ay naglilista ng mga pagbabago sa IP sa isang partikular na release.

Pagbuo ng Disenyo Halample

Pamamaraan

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Example Design Tab sa Low Latency E-Tile 40G Ethernet Parameter Editor
Piliin ang Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit para bumuo ng ex designample para sa mga Intel Stratix® 10 na device. Piliin ang Agilex F-series Transceiver-SoC Development Kit para bumuo ng disenyo halample para sa mga Intel Agilex™ device.

Sundin ang mga hakbang na ito upang bumuo ng disenyo ng hardware halample at testbench:

1. Sa software ng Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard
   upang lumikha ng bagong proyekto ng Intel Quartus Prime, o File ➤ Buksan ang Proyekto upang buksan ang isang kasalukuyang proyekto ng software ng Intel Quartus Prime. Ipo-prompt ka ng wizard na tukuyin ang pamilya at device ng device.
   Tandaan: Ang disenyo halampIno-overwrite ni le ang pagpili gamit ang device sa target na board. Tinukoy mo ang target na board mula sa menu ng disenyo halample mga pagpipilian sa Halamptab na Disenyo (Hakbang 8).
2. Sa IP Catalog, hanapin at piliin ang Mababang Latency E-Tile 40G Ethernet Intel FPGA IP. Lumilitaw ang window ng Bagong Variation ng IP.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Ang editor ng parameter ng Intel Quartus Prime IP ay nagse-save ng mga setting ng variation ng IP sa a file pinangalanan .ip.
4. I-click ang OK. Lumilitaw ang editor ng parameter ng IP.
5. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
   Tandaan: Ang Low Latency E-Tile 40G Ethernet Intel FPGA IP na disenyo halampAng le ay hindi gayahin nang tama at hindi gumagana nang tama kung tinukoy mo ang alinman sa mga sumusunod na parameter:
   1. I-enable ang preamble pass-through na naka-on
   2. Nakatakda ang ready latency sa value na 3
   3. I-enable ang TX CRC insertion na naka-off
6. Sa Examptab na Disenyo, sa ilalim ng Halample Disenyo Files, paganahin ang Simulation na opsyon para makabuo ng testbench, at piliin ang Synthesis na opsyon para bumuo ng compilation-only at hardware design examples.
   Tandaan: Sa Example Design tab, sa ilalim ng Generated HDL Format, ang Verilog HDL lang ang available. Ang IP core na ito ay hindi sumusuporta sa VHDL.
7. Sa ilalim ng Target Development Kit piliin ang Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o ang Agilex F-series Transceiver-SoC Development Kit.
   Tandaan: Ang development kit na pipiliin mo ay ino-overwrite ang pagpili ng device sa Hakbang
   1. Ang Intel Stratix 10 E-tile na target na device ay 1SG280LU3F50E3VGS1.
   2. Ang target ng Intel Agilex E-tile device ay AGFB014R24A2E2VR0.
8. I-click ang Bumuo ng Halampang pindutan ng Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
9. Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (alt_e40c3_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo (ample_dir>).
10. I-click ang OK.

Kaugnay na Impormasyon

• Mga IP Core Parameter
  Nagbibigay ng higit pang impormasyon tungkol sa pag-customize ng iyong IP core.
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA Development Kit

Disenyo Halample Mga Parameter

Mga Parameter sa Halampang Tab ng Disenyo

Parameter	Paglalarawan
Piliin ang Disenyo	Available exampAng mga disenyo para sa mga setting ng parameter ng IP. Kapag pumili ka ng disenyo mula sa Preset na library, ipinapakita ng field na ito ang napiling disenyo.
Example Disenyo Files	Ang files upang bumuo para sa iba't ibang yugto ng pag-unlad. •    Simulation-bumubuo ng kailangan files para gayahin ang exampang disenyo. •    Synthesis-bumubuo ng synthesis files. Gamitin ang mga ito files upang i-compile ang disenyo sa software ng Intel Quartus Prime Pro Edition para sa pagsubok ng hardware at magsagawa ng static timing analysis.
Bumuo File Format	Ang format ng RTL filepara sa simulation—Verilog o VHDL.
Piliin ang Lupon	Sinusuportahang hardware para sa pagpapatupad ng disenyo. Kapag pumili ka ng Intel development board, ang Target na Device ay ang tumutugma sa device sa Development Kit. Kung hindi available ang menu na ito, walang suportadong board para sa mga opsyon na pipiliin mo. Agilex F-series Transceiver-SoC Development Kit: Binibigyang-daan ka ng opsyong ito na subukan ang disenyo halampsa napiling Intel FPGA IP development kit. Awtomatikong pinipili ng opsyong ito ang Target na Device ng AGFB014R24A2E2VR0. Kung ang rebisyon ng iyong board ay may ibang grado ng device, maaari mong baguhin ang target na device.
nagpatuloy...

Parameter

Paglalarawan

Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: Binibigyang-daan ka ng opsyong ito na subukan ang disenyo halampsa napiling Intel FPGA IP development kit. Awtomatikong pinipili ng opsyong ito ang Target na Device ng 1ST280EY2F55E2VG. Kung ang rebisyon ng iyong board ay may ibang grado ng device, maaari mong baguhin ang target na device. wala: Ang opsyong ito ay hindi kasama ang mga aspeto ng hardware para sa disenyo halample.

Istruktura ng Direktoryo
Ang Low Latency E-Tile 40G Ethernet IP core na disenyo halample file ang mga direktoryo ay naglalaman ng sumusunod na nabuo files para sa disenyo halample.

Istruktura ng Direktoryo para sa Binuo na Disenyo Halample

• Ang simulation files (testbench para sa simulation lamang) ay matatagpuan saample_dir>/example_testbench.
• Ang compilation-only example design ay matatagpuan saample_dir>/ compilation_test_design.
• Ang pagsasaayos at pagsubok ng hardware files (ang disenyo ng hardware halample) ay matatagpuan saample_dir>/hardware_test_design

Direktoryo at File Mga paglalarawan

File Mga pangalan	Paglalarawan
eth_ex_40g.qpf	Proyekto ng Intel Quartus Prime file.
eth_ex_40g.qsf	Mga setting ng proyekto ng Intel Quartus Prime file.
nagpatuloy...

File Mga pangalan	Paglalarawan
eth_ex_40g.sdc	Synopsys* Mga Limitasyon sa Disenyo file. Maaari mong kopyahin at baguhin ito file para sa sarili mong Low Latency E-Tile 40G Ethernet Intel FPGA IP na disenyo.
eth_ex_40g.srf	Panuntunan sa pagsugpo sa mensahe ng proyekto ng Intel Quartus Prime file.
eth_ex_40g.v	Nangungunang antas ng disenyo ng Verilog HDL halample file.
eth_ex_40g_clock.sdc	Mga Limitasyon sa Disenyo ng Synopsys file para sa mga orasan.
karaniwan/	Disenyo ng hardware halampang suporta files.
hwtest/main.tcl	Pangunahing file para sa pag-access sa System Console.

Pagtulad sa Disenyo Halampang Testbench
Maaari mong i-compile at gayahin ang disenyo sa pamamagitan ng pagpapatakbo ng simulation script mula sa command prompt.

1. Sa command prompt, palitan ang gumaganang direktoryo saample_dir>/example_testbench.
2. Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator

Mga Tagubilin para Gayahin ang Testbench

Simulator	Mga tagubilin
ModelSim*	Sa command line, i-type ang vsim -do run_vsim.do. Kung mas gusto mong gayahin nang hindi inilalabas ang ModelSim GUI, i-type ang vsim -c -do run_vsim.do. Tandaan: Ang ModelSim-AE at ModelSim-ASE simulator ay hindi maaaring gayahin ang IP core na ito. Dapat kang gumamit ng isa pang suportadong ModelSim simulator gaya ng ModelSim SE.
VCS*	Sa command line, i-type ang sh run_vcs.sh
VCS MX	Sa command line, i-type ang sh run_vcsmx.sh. Gamitin ang script na ito kapag ang disenyo ay naglalaman ng Verilog HDL at System Verilog na may VHDL.
NCSim	Sa command line, i-type ang sh run_ncsim.sh
Xcelium*	Sa command line, i-type ang sh run_xcelium.sh

Ang matagumpay na simulation ay nagtatapos sa sumusunod na mensahe: Simulation Passed. o Kumpleto na ang Testbench. Pagkatapos ng matagumpay na pagkumpleto, maaari mong pag-aralan ang mga resulta.

Pag-compile at Pag-configure ng Disenyo Halampsa Hardware
Binibigyang-daan ka ng Intel FPGA IP core parameter editor na i-compile at i-configure ang design exampsa isang target na development kit

Upang i-compile at i-configure ang isang disenyo halampsa hardware, sundin ang mga hakbang na ito:

1. Ilunsad ang software ng Intel Quartus Prime Pro Edition at piliin ang Processing ➤ Start Compilation para i-compile ang disenyo.
2. Pagkatapos mong bumuo ng isang bagay na SRAM file .sof, sundin ang mga hakbang na ito upang i-program ang disenyo ng hardware halampsa Intel device:
   1. Piliin ang Tools ➤ Programmer.
   2. Sa Programmer, i-click ang Hardware Setup.
   3. Pumili ng isang programming device.
   4. Piliin at idagdag ang Intel TX board sa iyong session ng Intel Quartus Prime Pro Edition.
   5. Tiyaking nakatakda ang Mode sa JTAG.
   6. Piliin ang Intel device at i-click ang Add Device. Nagpapakita ang Programmer ng block diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
   7. Sa row kasama ang iyong .sof, lagyan ng check ang kahon para sa .sof.
   8. I-on ang opsyon sa Program/Configure para sa .sof.
   9. I-click ang Start.

Kaugnay na Impormasyon

• Incremental Compilation para sa Hierarchical at Team-Based Design
• Pagprograma ng mga Intel FPGA Device

Pagbabago ng Target na Device sa Hardware Design Halample
Kung pinili mo ang Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit bilang iyong target na device, ang Low Latency E-Tile 40G Ethernet Intel FPGA IP core ay bubuo ng hardware exampAng disenyo para sa target na device 1ST280EY2F55E2VG. Kung pinili mo ang Agilex F-series Transceiver-SoC Development Kit bilang iyong target na device, ang Low Latency E-Tile 40G Ethernet Intel FPGA IP core ay bubuo ng hardware exampAng disenyo para sa target na device AGFB014R24A2E2VR0. Maaaring iba ang tinukoy na target na device sa device sa iyong development kit. Para baguhin ang target na device sa iyong disenyo ng hardware halample, sundin ang mga hakbang na ito:

1. Ilunsad ang software ng Intel Quartus Prime Pro Edition at buksan ang proyekto ng pagsubok sa hardware file /hardware_test_design/eth_ex_40g.qpf.
2. Sa menu ng Mga Assignment, i-click ang Device. Lumilitaw ang dialog box ng Device.
3. Sa dialog box ng Device, pumili ng talahanayan ng target na device na nakabatay sa E-tile na tumutugma sa numero ng bahagi ng device sa iyong development kit. Sumangguni sa link ng development kit sa Intel website para sa karagdagang impormasyon.
4. May lalabas na prompt kapag pumili ka ng device, tulad ng ipinapakita sa figure sa ibaba. Piliin ang Hindi upang mapanatili ang nabuong mga pagtatalaga ng pin at mga pagtatalaga ng I/O.
   Intel Quartus Prime Prompt para sa Pagpili ng Device
5. Magsagawa ng buong compilation ng iyong disenyo.

Maaari mo na ngayong subukan ang disenyo sa iyong hardware.

Kaugnay na Impormasyon

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA Development Kit

Pagsubok sa Low Latency E-Tile 40G Ethernet Intel FPGA IP Design sa Hardware
Pagkatapos mong i-compile ang Low Latency E-Tile 40G Ethernet Intel FPGA IP core design halampat i-configure ito sa iyong Intel device, maaari mong gamitin ang System Console para i-program ang IP core at ang naka-embed nitong Native PHY IP core registers. Upang i-on ang System Console at subukan ang disenyo ng hardware halample, sundin ang mga hakbang na ito:

1. Sa software ng Intel Quartus Prime Pro Edition, piliin ang Tools ➤ System Debugging Tools ➤ System Console para ilunsad ang system console.
2. Sa pane ng Tcl Console, i-type ang cd hwtest upang baguhin ang direktoryo sa /hardware_test_design/hwtest.
3. I-type ang source main.tcl para magbukas ng koneksyon sa JTAG master.

Karagdagang disenyo halampAng mga utos ay magagamit upang i-program ang IP core:

• chkphy_status: Ipinapakita ang mga frequency ng orasan at PHY lock status.
• chkmac_stats: Ipinapakita ang mga halaga sa mga counter ng istatistika ng MAC.
• clear_all_stats: Tinatanggal ang mga counter ng IP core statistics.
• start_pkt_gen: Sinisimulan ang packet generator.
• stop_pkt_gen: Pinahinto ang packet generator.
• sys_reset_digital_analog: Pag-reset ng system.
• loop_on: Ino-on ang panloob na serial loopback
• loop_off: Ino-off ang panloob na serial loopback.
• reg_read : Ibinabalik ang halaga ng IP core register sa .
• reg_write : Nagsusulat sa IP core register sa address .

Sundin ang pamamaraan ng pagsubok sa seksyong Pagsusuri ng Hardware ng disenyo halample at obserbahan ang mga resulta ng pagsubok sa System Console.

Kaugnay na Impormasyon
Pagsusuri at Pag-debug ng Mga Disenyo gamit ang System Console

Disenyo Halample Paglalarawan

Ang E-tile based na 40G Ethernet na disenyo halampIpinapakita ng le ang mga function ng Low Latency E-Tile 40G Ethernet Intel FPGA IP core, na may E-tile based transceiver interface na sumusunod sa IEEE 802.3ba standard na detalye ng CAUI-4. Maaari mong buuin ang disenyo mula sa Example Design tab sa Low Latency E-Tile 40G Ethernet Intel FPGA IP parameter editor.
Upang makabuo ng disenyo halampSa gayon, kailangan mo munang itakda ang mga halaga ng parameter para sa pagkakaiba-iba ng IP core na balak mong buuin sa iyong end product. Pagbuo ng disenyo halampLumilikha si le ng kopya ng IP core; ang testbench at disenyo ng hardware halampGamitin ang pagkakaiba-iba na ito bilang DUT. Kung hindi mo itatakda ang mga value ng parameter para sa DUT upang tumugma sa mga value ng parameter sa iyong end product, ang disenyo halampAng pagbuo mo ay hindi ginagamit ang pagkakaiba-iba ng IP core na nilalayon mo.

Tandaan:
Ang testbench ay nagpapakita ng isang pangunahing pagsubok ng IP core. Hindi ito nilayon na maging isang kapalit para sa isang buong kapaligiran sa pag-verify. Dapat kang magsagawa ng mas malawak na pag-verify ng sarili mong Low Latency E-Tile 40G Ethernet Intel FPGA IP na disenyo sa simulation at sa hardware.

Mga tampok

• Sinusuportahan ang 40G Ethernet MAC/PCS IP core para sa E-tile transceiver gamit ang Intel Stratix 10 o Intel Agilex device.
• Sinusuportahan ang preamble pass-through at pagsasanay sa link.
• Bumubuo ng disenyo halample na may tampok na MAC stats counter.
• Nagbibigay ng testbench at simulation script.

Mga Kinakailangan sa Hardware at Software
Para subukan ang exampsa disenyo, gamitin ang sumusunod na hardware at software:

• Intel Quartus Prime Pro Edition software
• System Console
• ModelSim, VCS, VCS MX, NCSim, o Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o Intel Agilex F-series Transceiver-SoC Development Kit

Functional na Paglalarawan
Inilalarawan ng seksyong ito ang 40G Ethernet MAC/PCS IP core gamit ang Intel device sa E-tile based transceiver. Sa direksyon ng pagpapadala, ang MAC ay tumatanggap ng mga client frame at naglalagay ng inter-packet gap (IPG), preamble, ang simula ng frame delimiter (SFD), padding, at CRC bits bago ipasa ang mga ito sa PHY. Ine-encode ng PHY ang MAC frame ayon sa kinakailangan para sa maaasahang paghahatid sa media hanggang sa malayong dulo. Sa direksyon ng pagtanggap, ipinapasa ng PHY ang mga frame sa MAC. Tumatanggap ang MAC ng mga frame mula sa PHY, nagsasagawa ng mga pagsusuri, tinanggal ang CRC, preamble, at SFD, at ipinapasa ang natitirang bahagi ng frame sa kliyente.

Simulation

Ang testbench ay nagpapadala ng trapiko sa pamamagitan ng IP core, na ginagamit ang transmit side at tumanggap ng bahagi ng IP core.

Mababang Latency E-Tile 40G Ethernet Design Halampang Block Diagram

Ang disenyo ng simulation halample top-level na pagsubok file ay basic_avl_tb_top.sv. Ito file nagbibigay ng clock reference na clk_ref na 156.25 Mhz sa PHY. Kabilang dito ang isang gawain upang magpadala at tumanggap ng 10 packet.

Mababang Latency E-Tile 40G Ethernet Core Testbench File Mga paglalarawan

File Mga pangalan	Paglalarawan
Testbench at Simulation Files
basic_avl_tb_top.sv	Nangungunang antas ng testbench file. Ginagawa ng testbench ang DUT at nagpapatakbo ng mga gawain ng Verilog HDL upang bumuo at tumanggap ng mga packet.
basic_avl_tb_top_nc.sv	Nangungunang antas ng testbench file tugma sa NCSim simulator.
basic_avl_tb_top_msim.sv	Nangungunang antas ng testbench file tugma sa ModelSim simulator.
Mga Testbench Script
run_vsim.do	Ang Mentor Graphics* ModelSim script para patakbuhin ang testbench.
run_vcs.sh	Ang script ng Synopsys VCS upang patakbuhin ang testbench.
nagpatuloy...

File Mga pangalan	Paglalarawan
run_vcsmx.sh	Ang Synopsys VCS MX script (pinagsama ang Verilog HDL at System Verilog na may VHDL) upang patakbuhin ang testbench.
run_ncsim.sh	Ang script ng Cadence NCSim upang patakbuhin ang testbench.
run_xcelium.sh	Ang script ng Cadence Xcelium upang patakbuhin ang testbench.

Ang matagumpay na test run ay nagpapakita ng output na nagpapatunay sa sumusunod na gawi:

1. Hinihintay na tumira ang orasan ng RX
2. Pagpi-print ng katayuan ng PHY
3. Nagpapadala ng 10 pakete
4. Tumatanggap ng 10 pakete
5. Ipinapakita ang "Kumpleto na ang Testbench."

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run:

• #Naghihintay para sa RX alignment
• Naka-lock ang #RX deskew
• Naka-lock ang pagkakahanay ng #RX lane
• Pinagana ang #TX
• #**Nagpapadala ng Packet 1…
• #**Nagpapadala ng Packet 2…
• #**Nagpapadala ng Packet 3…
• #**Nagpapadala ng Packet 4…
• #**Nagpapadala ng Packet 5…
• #**Nagpapadala ng Packet 6…
• #**Nagpapadala ng Packet 7…
• #**Natanggap ang Packet 1…
• #**Nagpapadala ng Packet 8…
• #**Natanggap ang Packet 2…
• #**Nagpapadala ng Packet 9…
• #**Natanggap ang Packet 3…
• #**Nagpapadala ng Packet 10…
• #**Natanggap ang Packet 4…
• #**Natanggap ang Packet 5…
• #**Natanggap ang Packet 6…
• #**Natanggap ang Packet 7…
• #**Natanggap ang Packet 8…
• #**Natanggap ang Packet 9…
• #**Natanggap ang Packet 10…

Kaugnay na Impormasyon
Pagtulad sa Disenyo Halample Testbench sa pahina 7

Pagsubok sa Hardware
Sa disenyo ng hardware halampSa gayon, maaari mong i-program ang IP core sa panloob na serial loopback mode at bumuo ng trapiko sa gilid ng pagpapadala na lumiliko pabalik sa gilid ng pagtanggap.

Mababang Latency E-Tile 40G Ethernet IP Hardware Design Halampang High Level Block Diagram

Ang Low Latency E-Tile 40G Ethernet na disenyo ng hardware halampKasama sa le ang mga sumusunod na sangkap:

• Mababang Latency E-Tile 40G Ethernet Intel FPGA IP core.
• Logic ng kliyente na nag-coordinate sa programming ng IP core, at pagbuo ng packet at pagsuri.
• IOPLL para bumuo ng 100 MHz clock mula sa 50 MHz input clock hanggang sa hardware design example.
• JTAG controller na nakikipag-ugnayan sa Intel System Console. Nakikipag-ugnayan ka sa lohika ng kliyente sa pamamagitan ng System Console.

Sundin ang pamamaraan sa ibinigay na kaugnay na link ng impormasyon upang subukan ang disenyo halample sa napiling hardware.

Kaugnay na Impormasyon

• Pagsubok sa Low Latency E-Tile 40G Ethernet Intel FPGA IP Design sa Hardware sa pahina 9
• Pagsusuri at Pag-debug ng Mga Disenyo gamit ang System Console

Panloob na Loopback Test
Patakbuhin ang mga hakbang na ito upang maisagawa ang panloob na pagsubok sa loopback:

1. I-reset ang system.
   sys_reset_digital_analog
2. Ipakita ang dalas ng orasan at katayuan ng PHY.
   chkphy_status
3. I-on ang internal loopback test.
   loop_on
4. Ipakita ang dalas ng orasan at katayuan ng PHY. Ang rx_clk ay nakatakda sa 312.5 MHz at
   rx_pcs_ready ay nakatakda sa 1.
   chkphy_status
5. Simulan ang packet generator.
   start_pkt_gen
6. Itigil ang packet generator.
   stop_pkt_gen
7. Review ang bilang ng ipinadala at natanggap na mga packet.
   chkmac_stats
8. I-off ang internal loopback test.
   loop_off

Panlabas na Loopback Test
Patakbuhin ang mga hakbang na ito upang maisagawa ang panlabas na pagsubok sa loopback:

1. I-reset ang system.
   sys_reset_digital_analog
2. Ipakita ang dalas ng orasan at katayuan ng PHY. Ang rx_clk ay nakatakda sa 312.5 MHz at
   rx_pcs_ready ay nakatakda sa 1. chkphy_status
3. Simulan ang packet generator.
   start_pkt_gen
4. Itigil ang packet generator.
   stop_pkt_gen
5. Review ang bilang ng ipinadala at natanggap na mga packet.
   chkmac_stats

Mababang Latency E-Tile 40G Ethernet Design Halample Registers

Mababang Latency E-Tile 40G Ethernet Hardware Design Halample Register Map
Inililista ang mga saklaw ng rehistro na naka-mapa ng memorya para sa disenyo ng hardware halample. Ina-access mo ang mga register na ito gamit ang reg_read at reg_write function sa System Console.

Word Offset	Uri ng Pagrehistro
0x300-0x3FF	Nagrerehistro ang PHY
0x400-0x4FF	Nagrerehistro ang TX MAC
0x500-0x5FF	Nagrerehistro ang RX MAC
0x800-0x8FF	Mga rehistro ng Statistics Counter – direksyon ng TX
0x900-0x9FF	Mga rehistro ng Statistics Counter – direksyon ng RX
0x1000-1016	Nagrerehistro ang Packet Client

Mga Rehistro ng Packet Client
Maaari mong i-customize ang Low Latency E-Tile 40G Ethernet na disenyo ng hardware halample sa pamamagitan ng programming ang client registers.

Addr	Pangalan	bit	Paglalarawan	Halaga ng Pag-reset ng HW	Access
0x1008	I-configure ang Laki ng Packet	[29:0]	Tukuyin ang laki ng pagpapadala ng packet sa mga byte. Ang mga bit na ito ay may mga dependency sa PKT_GEN_TX_CTRL register. • Bit [29:16]: Tukuyin ang pinakamataas na limitasyon ng laki ng packet sa bytes. Nalalapat lang ito sa incremental mode. • Bit [13:0]: — Para sa fixed mode, tinutukoy ng mga bit na ito ang laki ng packet sa pagpapadala sa bytes. — Para sa incremental mode, tinutukoy ng mga bit na ito ang incremental byte para sa isang packet.	0x25800040	RW
0x1009	Kontrol ng Packet Number	[31:0]	Tukuyin ang bilang ng mga packet na ipapadala mula sa packet generator.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Nakalaan. • Bit [1]: Packet generator disable bit. Itakda ang bit na ito sa halaga ng 1 upang patayin ang packet generator, at i-reset ito sa halagang 0 upang i-on ang packet generator. • Bit [2]: Nakalaan. • Bit [3]: May value na 1 kung ang IP core ay nasa MAC loopback mode; ay may halaga na 0 kung ang packet client ay gumagamit ng packet generator.	0x6	RW
nagpatuloy...

Addr	Pangalan	bit	Paglalarawan	Halaga ng Pag-reset ng HW	Access
			• Bit [5:4]: — 00: Random na mode — 01: Nakapirming mode — 10: Incremental mode • Bit [6]: Itakda ang bit na ito sa 1 upang gamitin ang 0x1009 register upang i-off ang packet generator batay sa isang nakapirming bilang ng mga packet na ipapadala. Kung hindi, ang bit [1] ng PKT_GEN_TX_CTRL register ay ginagamit upang patayin ang packet generator. • Bit [7]: — 1: Para sa paghahatid nang walang agwat sa pagitan ng mga packet. — 0: Para sa paghahatid na may random na agwat sa pagitan ng mga packet.
0x1011	Ang address ng patutunguhan ay mas mababa sa 32 bits	[31:0]	Address ng patutunguhan (mas mababa sa 32 bits)	0x56780ADD	RW
0x1012	Destination address sa itaas na 16 bits	[15:0]	Address ng patutunguhan (upper 16 bits)	0x1234	RW
0x1013	Ang address ng pinagmulan ay mas mababa sa 32 bits	[31:0]	Address ng pinagmulan (mas mababa sa 32 bits)	0x43210ADD	RW
0x1014	Ang address ng pinagmulan ay nasa itaas na 16 bits	[15:0]	Address ng pinagmulan (itaas na 16 bits)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC loopback reset. Itakda sa value na 1 para i-reset ang disenyo halampang MAC loopback.	1'b0	RW

Kaugnay na Impormasyon
Ang Mababang Latency E-Tile 40G Ethernet Control at Status Register Mga Paglalarawan ay naglalarawan sa Low Latency E-Tile 40G Ethernet IP core registers.

Disenyo Halample Interface Signal
Ang Low Latency E-Tile 40G Ethernet testbench ay self-contained at hindi mo kailangan na magmaneho ng anumang input signal.

Mababang Latency E-Tile 40G Ethernet Hardware Design Halample Interface Signal

Signal	Direksyon	Mga komento
clk50	Input	Ang orasan na ito ay hinihimok ng board oscillator. • Magmaneho sa 50 MHz sa Intel Stratix 10 board. • Magmaneho sa 100 MHz sa Intel Agilex board. Ang disenyo ng hardware halampDinadala ang orasan na ito sa input ng isang IOPLL sa device at kino-configure ang IOPLL upang humimok ng 100 MHz na orasan sa loob.
clk_ref	Input	Magmaneho sa 156.25 MHz.
nagpatuloy...

Signal	Direksyon	Mga komento
cpu_resetn	Input	Nire-reset ang IP core. Aktibong mababa. Dinadala ang global hard reset csr_reset_n sa IP core.
tx_serial[3:0]	Output	Transceiver PHY output serial data.
rx_serial[3:0]	Input	Transceiver PHY input serial data.
pinangungunahan ng user[7:0]	Output	Mga senyales ng katayuan. Ang disenyo ng hardware halampIkinokonekta ni le ang mga bit na ito upang magmaneho ng mga LED sa target na board. Sinasalamin ng mga indibidwal na bit ang mga sumusunod na halaga ng signal at gawi ng orasan: • [0]: Pangunahing reset signal sa IP core • [1]: Hinati na bersyon ng clk_ref • [2]: Hinati na bersyon ng clk50 • [3]: Hinati na bersyon ng 100 MHz status clock • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Kaugnay na Impormasyon
Mga Interface at Paglalarawan ng Signal Nagbibigay ng mga detalyadong paglalarawan ng Low Latency E-Tile 40G Ethernet IP core signal at ang mga interface kung saan kabilang ang mga ito.

Mababang Latency E-Tile 40G Ethernet Intel FPGA IP Archives
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

Bersyon ng Intel Quartus Prime	IP Core na Bersyon	Gabay sa Gumagamit
20.1	19.1.0	Mababang Latency E-Tile 40G Ethernet Design Halample Gabay sa Gumagamit

Kasaysayan ng Pagbabago ng Dokumento para sa Mababang Latency E-tile 40G Ethernet Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2020.06.22	20.2	20.0.0	Nagdagdag ng suporta sa device para sa mga Intel Agilex device.
2020.04.13	20.1	19.1.0	Paunang Paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.

Mga Dokumento / Mga Mapagkukunan

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Halample [pdf] Gabay sa Gumagamit Mababang Latency E-Tile 40G Ethernet Intel FPGA IP Design Halample, Mababang Latency, E-Tile 40G Ethernet Intel FPGA IP Design Halample, Intel FPGA IP Design Halample, IP Design Halample

Mga sanggunian

• User Manual