GPIO Intel® FPGA IP User Guide

---

Mga Intel® Arria® 10 at Intel® Cyclone® 10 GX Device

Na-update para sa Intel® Quartus® Prime Design Suite: 21.2
Bersyon ng IP: 20.0.0

Online na Bersyon                                                               ID: 683136
Magpadala ng Feedback             ug-altera_gpio            Bersyon: 2021.07.15

---

Ang GPIO Intel® FPGA IP core ay sumusuporta sa pangkalahatang layunin na mga feature at bahagi ng I/O (GPIO). Maaari mong gamitin ang mga GPIO sa mga pangkalahatang application na hindi partikular sa mga transceiver, memory interface, o LVDS.

Available lang ang GPIO IP core para sa Intel Arria® 10 at Intel Cyclone® 10 GX device. Kung naglilipat ka ng mga disenyo mula sa Stratix® V, Arria V, o Cyclone V na mga device, dapat mong i-migrate ang ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core.

Kaugnay na Impormasyon

• Daloy ng Paglilipat ng IP para sa Arria V, Cyclone V, at Stratix V Device sa pahina 22
• Mga Gabay sa Pagpapatupad ng Intel Stratix 10 I/O
  Nagbibigay ng pangunahing gabay sa gumagamit ng GPIOIP para sa mga Intel Stratix 10 na device.
• Panimula sa Intel FPGA IP Cores
  Nagbibigay ng pangkalahatang impormasyon tungkol sa lahat ng Intel FPGA IP cores, kabilang ang parameterizing, generating, upgrade, at simulating IP cores.
• Paggawa ng Version-Independent IP at Qsys Simulation Scripts
  Gumawa ng mga simulation script na hindi nangangailangan ng mga manu-manong update para sa software o mga pag-upgrade ng bersyon ng IP.
• Pinakamahuhusay na Kasanayan sa Pamamahala ng Proyekto
  Mga alituntunin para sa mahusay na pamamahala at portability ng iyong proyekto at IP files.
• GPIO Intel FPGA IP User Guide Archives sa pahina 24
  Nagbibigay ng listahan ng mga gabay sa gumagamit para sa mga nakaraang bersyon ng GPIO IP core.
• Double Data Rate I/O (ALTDDIO_IN, ALTDDIO_OUT, at ALTDDIO_BIDIR) IP Cores Gabay sa Gumagamit
• I/O Buffer (ALTIOBUF) IP Core User Guide

Impormasyon sa Paglabas para sa GPIO Intel FPGA IP

Ang mga bersyon ng Intel FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus® Prime Design Suite hanggang v19.1. Simula sa bersyon 19.2 ng software ng Intel Quartus Prime Design Suite, ang Intel FPGA IP ay may bagong scheme ng bersyon.

---

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:

• X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
• Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
• Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.

Talahanayan 1. Impormasyon sa Kasalukuyang Paglabas ng GPIO Intel FPGA IP Core

item	Paglalarawan
Bersyon ng IP	20.0.0
Bersyon ng Intel Quartus Prime	21.2
Petsa ng Paglabas	2021.06.23

Mga Tampok ng GPIO Intel FPGA IP

Ang GPIO IP core ay may kasamang mga feature para suportahan ang mga I/O block ng device. Maaari mong gamitin ang editor ng parameter ng Intel Quartus Prime para i-configure ang GPIO IP core.

Ang GPIO IP core ay nagbibigay ng mga bahaging ito:

• Dobleng data rate input/output (DDIO)—isang digital component na nagdodoble o nagbabawas sa rate ng data ng isang channel ng komunikasyon.
• Mga delay chain—i-configure ang mga delay chain upang magsagawa ng partikular na pagkaantala at tumulong sa pagsasara ng timing ng I/O.
• I/O buffers—ikonekta ang mga pad sa FPGA.

GPIO Intel FPGA IP Data Paths

Larawan 1. Mataas na Antas View ng Single-Ended GPIO

Talahanayan 2. GPIO IP Core Data Path Modes

Daanan ng mga datos	Register Mode
	Bypass	Simpleng Register	DDR I/O
			Full rate	Half-Rate
Input	Ang data ay napupunta mula sa elemento ng pagkaantala hanggang sa core, na nilalampasan ang lahat ng double data rate I/Os (DDIOs).	Gumagana ang full-rate na DDIO bilang isang simpleng rehistro, na lumalampas sa mga halfrate na DDIO. Pinipili ng Fitter kung i-pack ang rehistro sa I/O o ipapatupad ang rehistro sa core, depende sa lugar at tiyempo ng mga trade-off.	Gumagana ang full-rate na DDIO bilang isang regular na DDIO, na lumalampas sa mga half-rate na DDIO.	Ang full-rate na DDIO ay gumagana bilang isang regular na DDIO. Kino-convert ng mga half-rate na DDIO ang full-rate na data sa half-rate na data.
Output	Napupunta ang data mula sa core diretso sa elemento ng pagkaantala, na nilalampasan ang lahat ng DDIO.	Gumagana ang full-rate na DDIO bilang isang simpleng rehistro, na lumalampas sa mga halfrate na DDIO. Pinipili ng Fitter kung i-pack ang rehistro sa I/O o ipapatupad ang rehistro sa core, depende sa lugar at tiyempo ng mga trade-off.	Gumagana ang full-rate na DDIO bilang isang regular na DDIO, na lumalampas sa mga half-rate na DDIO.	Ang full-rate na DDIO ay gumagana bilang isang regular na DDIO. Kino-convert ng mga half-rate na DDIO ang full-rate na data sa half-rate na data.
Patawad	Ang output buffer ay nagtutulak ng parehong output pin at input buffer.	Ang full-rate na DDIO ay gumagana bilang isang simpleng rehistro. Ang output buffer ay nagtutulak ng parehong output pin at input buffer.	Ang full-rate na DDIO ay gumagana bilang isang regular na DDIO. Ang output buffer ay nagtutulak ng parehong output pin at input buffer. Ang input buffer ay nagtutulak ng isang set ng tatlong flip-flops.	Ang full-rate na DDIO ay gumagana bilang isang regular na DDIO. Kino-convert ng mga half-rate na DDIO ang full-rate na data sa half-rate. Ang output buffer ay nagtutulak ng parehong output pin at input buffer. Ang input buffer ay nagtutulak ng isang set ng tatlong flip-flops.

Kung gumagamit ka ng mga asynchronous na malinaw at preset na signal, lahat ng DDIO ay nagbabahagi ng parehong mga signal na ito.

Ang mga half-rate at full-rate na DDIO ay kumokonekta sa magkahiwalay na mga orasan. Kapag gumamit ka ng mga half-rate at full-rate na DDIO, ang full-rate na orasan ay dapat tumakbo nang dalawang beses sa kalahating rate na frequency. Maaari kang gumamit ng iba't ibang yugto ng relasyon upang matugunan ang mga kinakailangan sa oras.

Kaugnay na Impormasyon
Input at Output Bus High at Low Bits sa pahina 12

Path ng Input

Nagpapadala ang pad ng data sa input buffer, at pinapakain ng input buffer ang delay element. Pagkatapos mapunta ang data sa output ng elemento ng pagkaantala, pipiliin ng mga programmable bypass multiplexer ang mga feature at path na gagamitin. Ang bawat input path ay naglalaman ng dalawang stagng mga DDIO, na full-rate at half-rate.

Larawan 2. Pinasimple View ng Single-Ended GPIO Input Path

1. Ang pad ay tumatanggap ng data.
2. Kinukuha ng DDIO IN (1) ang data sa pagtaas at pagbaba ng mga gilid ng ck_fr at ipinapadala ang data, signal (A) at (B) sa sumusunod na waveform figure, sa isang rate ng data.
3. Hinahati ng DDIO IN (2) at DDIO IN (3) ang rate ng data.
4. Ipinapakita ng dout[3:0] ang data bilang isang bus na may kalahating rate.

Figure 3. Input Path Waveform sa DDIO Mode na may Half-Rate Conversion

Sa figure na ito, ang data ay napupunta mula sa full-rate na orasan sa dobleng rate ng data hanggang sa kalahating-rate na orasan sa isang rate ng data. Ang rate ng data ay hinati sa apat at ang laki ng bus ay nadagdagan ng parehong ratio. Ang pangkalahatang throughput sa pamamagitan ng GPIO IP core ay nananatiling hindi nagbabago.

Ang aktwal na relasyon sa timing sa pagitan ng iba't ibang signal ay maaaring mag-iba depende sa partikular na disenyo, mga pagkaantala, at mga yugto na pipiliin mo para sa full-rate at half-rate na mga orasan.

Tandaan: Hindi sinusuportahan ng core ng GPIO IP ang dynamic na pagkakalibrate ng mga bidirectional pin. Para sa mga application na nangangailangan ng dynamic na pagkakalibrate ng mga bidirectional na pin, sumangguni sa kaugnay na impormasyon.

Kaugnay na Impormasyon

• PHY Lite para sa Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, at Intel Cyclone 10 GX Devices
  Nagbibigay ng higit pang impormasyon para sa mga application na nangangailangan ng dynamic na OCT para sa mga bidirectional na pin.
• Output at Output Enable Paths sa pahina 7

Output at Output Enable Paths

Ang output delay element ay nagpapadala ng data sa pad sa pamamagitan ng output buffer.

Ang bawat output path ay naglalaman ng dalawang stagng mga DDIO, na kalahating rate at full-rate.

Larawan 4. Pinasimple View ng Single-Ended GPIO Output Path

Figure 5. Output Path Waveform sa DDIO Mode na may Half-Rate Conversion

Larawan 6. Pinasimple View ng Output Enable Path

Ang pagkakaiba sa pagitan ng output path at output enable (OE) path ay ang OE path ay hindi naglalaman ng full-rate na DDIO. Para suportahan ang mga packed-register na pagpapatupad sa OE path, ang isang simpleng register ay gumagana bilang full-rate na DDIO. Para sa parehong dahilan, isang half-rate na DDIO lang ang naroroon.

Gumagana ang OE path sa sumusunod na tatlong pangunahing mga mode:

• Bypass—ang core ay direktang nagpapadala ng data sa elemento ng pagkaantala, na nilalampasan ang lahat ng DDIO.
• Naka-pack na Register-bypasses half-rate DDIO.
• Ang output ng SDR sa kalahating rate—nako-convert ng mga half-rate na DDIO ang data mula sa full-rate patungo sa kalahating rate.

Tandaan: Hindi sinusuportahan ng core ng GPIO IP ang dynamic na pagkakalibrate ng mga bidirectional pin. Para sa mga application na nangangailangan ng dynamic na pagkakalibrate ng mga bidirectional na pin, sumangguni sa kaugnay na impormasyon.

Kaugnay na Impormasyon

• PHY Lite para sa Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, at Intel Cyclone 10 GX Devices
  Nagbibigay ng higit pang impormasyon para sa mga application na nangangailangan ng dynamic na OCT para sa mga bidirectional na pin.
• Input Path sa pahina 5

GPIO Intel FPGA IP Interface Signals

Depende sa mga setting ng parameter na iyong tinukoy, iba't ibang mga signal ng interface ang magagamit para sa GPIO IP core.

Figure 7. GPIO IP Core Interfaces

Figure 8. GPIO Interface Signal

Talahanayan 3. Mga Senyales ng Pad Interface

Ang pad interface ay ang pisikal na koneksyon mula sa GPIO IP core papunta sa pad. Ang interface na ito ay maaaring isang input, output o bidirectional interface, depende sa IP core configuration. Sa talahanayang ito, ang SIZE ay ang lapad ng data na tinukoy sa IP core parameter editor.

Pangalan ng Signal	Direksyon	Paglalarawan
pad_in[SIZE-1:0]	Input	Input signal mula sa pad.
pad_in_b[SIZE-1:0]	Input	Negatibong node ng differential input signal mula sa pad. Available ang port na ito kung i-on mo ang Gumamit ng differential buffer opsyon.
pad_out[SIZE-1:0]	Output	Output signal sa pad.
pad_out_b[SIZE-1:0]	Output	Negatibong node ng differential output signal sa pad. Available ang port na ito kung i-on mo ang Gumamit ng differential buffer opsyon.
pad_io[SIZE-1:0]	Patawad	Bidirectional na koneksyon ng signal sa pad.
pad_io_b[SIZE-1:0]	Patawad	Negatibong node ng differential bidirectional signal na koneksyon sa pad. Available ang port na ito kung i-on mo ang Gumamit ng differential buffer opsyon.

Talahanayan 4. Mga Signal ng Interface ng Data

Ang interface ng data ay isang input o output interface mula sa GPIO IP core hanggang sa FPGA core. Sa talahanayang ito, ang SIZE ay ang lapad ng data na tinukoy sa IP core parameter editor.

Pangalan ng Signal	Direksyon	Paglalarawan
din[DATA_SIZE-1:0]	Input	Data input mula sa FPGA core sa output o bidirectional mode. Ang DATA_SIZE ay depende sa register mode: Bypass o simpleng rehistro—DATA_SIZE = SIZE DDIO na walang half-rate na logic—DATA_SIZE = 2 × SIZE DDIO na may half-rate na logic—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Output	Output ng data sa FPGA core sa input o bidirectional mode, Ang DATA_SIZE ay depende sa register mode: Bypass o simpleng rehistro—DATA_SIZE = SIZE DDIO na walang half-rate na logic—DATA_SIZE = 2 × SIZE DDIO na may half-rate na logic—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Input	OE input mula sa FPGA core sa output mode na may Paganahin ang output paganahin ang port naka-on, o bidirectional mode. Aktibong mataas ang OE. Kapag nagpapadala ng data, itakda ang signal na ito sa 1. Kapag tumatanggap ng data, itakda ang signal na ito sa 0. Depende ang OE_SIZE sa register mode: Bypass o simpleng rehistro—DATA_SIZE = SIZE DDIO na walang half-rate na logic—DATA_SIZE = SIZE DDIO na may half-rate na logic—DATA_SIZE = 2 × SIZE

Talahanayan 5. Mga Signal ng Interface ng Orasan

Ang interface ng orasan ay isang input na interface ng orasan. Binubuo ito ng iba't ibang signal, depende sa configuration. Ang GPIO IP core ay maaaring magkaroon ng zero, isa, dalawa, o apat na clock input. Ang mga port ng orasan ay lumilitaw nang iba sa iba't ibang mga pagsasaayos upang ipakita ang aktwal na paggana na ginagawa ng signal ng orasan.

Pangalan ng Signal	Direksyon	Paglalarawan
ck	Input	Sa input at output path, ang orasan na ito ay nagpapakain ng naka-pack na rehistro o DDIO kung isasara mo ang Lohika ng Half Rate parameter. Sa bidirectional mode, ang orasan na ito ay ang natatanging orasan para sa input at output path kung isasara mo ang Paghiwalayin ang input/output na Orasan parameter.
ck_fr	Input	Sa input at output path, pinapakain ng mga orasan na ito ang full-rate at half-rate na mga DDIO kung i-on mo ang Lohika ng Half Rate parameter. Sa bidirectional mode, ginagamit ng input at output path ang mga orasan na ito kung isasara mo ang Paghiwalayin ang input/output na Orasan parameter.
ck_hr
ck_in	Input	Sa bidirectional mode, ang mga orasan na ito ay nagpapakain ng naka-pack na rehistro o DDIO sa input at output path kung tinukoy mo ang parehong mga setting na ito: I-off ang Lohika ng Half Rate parameter. I-on ang Paghiwalayin ang input/output na Orasan parameter.
ck_out
ck_fr_in	Input	Sa bidirectional mode, ang mga orasan na ito ay nagpapakain ng full-rate at half-rate na DDIOS sa input at output path kung tutukuyin mo ang parehong mga setting na ito I-on ang Lohika ng Half Rate parameter. I-on ang Paghiwalayin ang input/output na Orasan parameter. Para kay exampSa gayon, pinapakain ng ck_fr_out ang full-rate na DDIO sa output path.
ck_fr_out
ck_hr_in
ck_hr_out
tulay	Input	Paganahin ang orasan.

Talahanayan 6. Mga Signal ng Interface ng Pagwawakas

Ang interface ng pagwawakas ay nagkokonekta sa GPIO IP core sa mga buffer ng I/O.

Pangalan ng Signal	Direksyon	Paglalarawan
serye ng pagwawakas ng kontrol	Input	Input mula sa termination control block (OCT) hanggang sa mga buffer. Itinatakda nito ang halaga ng impedance ng serye ng buffer.
parallelterminationcontrol	Input	Input mula sa termination control block (OCT) hanggang sa mga buffer. Itinatakda nito ang buffer parallel impedance value.

Talahanayan 7. I-reset ang Interface Signals

Ang reset interface ay nagkokonekta sa GPIO IP core sa mga DDIO.

Pangalan ng Signal	Direksyon	Paglalarawan
sclr	Input	Kasabay na malinaw na input. Hindi available kung pinagana mo ang sset.
aclr	Input	Asynchronous na malinaw na input. Aktibong mataas. Hindi available kung pinagana mo ang aset.
aset	Input	Asynchronous set input. Aktibong mataas. Hindi available kung pinagana mo ang aclr.
sset	Input	Kasabay na set input. Hindi available kung pinagana mo ang sclr.

Kaugnay na Impormasyon
Input at Output Bus High at Low Bits sa pahina 12

Mga Ibinahaging Signal

• Ang input, output, at OE na mga path ay nagbabahagi ng parehong malinaw at preset na signal.
• Ang output at OE path ay nagbabahagi ng parehong mga signal ng orasan.

Data Bit-Order para sa Data Interface

Figure 9. Data Bit-Order Convention

Ipinapakita ng figure na ito ang bit-order convention para sa din, dout at oe data signal.

• Kung ang halaga ng laki ng data bus ay SIZE, ang LSB ay nasa pinakakanang posisyon.
• Kung ang halaga ng laki ng data bus ay 2 × SIZE, ang bus ay gawa sa dalawang salita ng SIZE .
• Kung ang laki ng data ng bus ay 4 × SIZE, ang bus ay binubuo ng apat na salita ng SIZE.
• Ang LSB ay nasa pinakakanang posisyon ng bawat salita.
• Tinutukoy ng pinakakanang salita ang unang salitang lalabas para sa mga output bus at ang unang salitang papasok para sa mga input bus.

Kaugnay na Impormasyon
Input Path sa pahina 5

Input at Output Bus High at Low Bits

Ang mataas at mababang mga bit sa input o output signal ay kasama sa din at dout input at output bus.

Input Bus

Para sa din bus, kung ang datain_h at datain_l ay ang mataas at mababang bits, na ang bawat lapad ay datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Para kay example, for din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Output Bus

Para sa dout bus, kung ang dataout_h at dataout_l ay ang mataas at mababang bit, na ang bawat lapad ay dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Para kay example, para sa dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Mga Signal ng Data Interface at Mga Kaukulang Orasan

Talahanayan 8. Mga Signal ng Interface ng Data at Mga Kaukulang Orasan

Pangalan ng Signal	Pag-configure ng Parameter			orasan
	Register Mode	Half Rate	Hiwalay na mga Orasan
din	Simpleng Register DDIO	Naka-off	Naka-off	ck
	DDIO	On	Naka-off	ck_hr
	Simpleng Register DDIO	Naka-off	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Simpleng Register DDIO	Naka-off	Naka-off	ck
	DDIO	On	Naka-off	ck_hr
	Simpleng Register DDIO	Naka-off	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Lahat ng signal ng pad	Simpleng Register DDIO	Naka-off	Naka-off	ck
	DDIO	On	Naka-off	ck_fr
	Simpleng Register DDIO	Naka-off	On	Input path: ck_in Output path: ck_out
	DDIO	On	On	Input path: ck_fr_in Output path: ck_fr_out

Pag-verify sa Paggamit ng Mapagkukunan at Pagganap ng Disenyo

Maaari kang sumangguni sa mga ulat ng compilation ng Intel Quartus Prime upang makakuha ng mga detalye tungkol sa paggamit ng mapagkukunan at pagganap ng iyong disenyo.

1. Sa menu, i-click Pagproseso ➤ Simulan ang Compilation upang magpatakbo ng isang buong compilation.
2. Pagkatapos i-compile ang disenyo, i-click Pagproseso ➤ Compilation Report.
3. Gamit ang Talaan ng mga Nilalaman, mag-navigate sa Fitter ➤ Resource Section.
   a. Upang view ang impormasyon sa paggamit ng mapagkukunan, piliin Buod ng Paggamit ng Resource.
   b. kay view ang impormasyon sa paggamit ng mapagkukunan, piliin Paggamit ng Resource ng Entity.

Mga Setting ng Parameter ng IP ng GPIO Intel FPGA

Maaari mong itakda ang mga setting ng parameter para sa GPIO IP core sa Intel Quartus Prime software. May tatlong grupo ng mga opsyon: Heneral, Buffer, at Nagrerehistro.

Talahanayan 9. GPIO IP Core Parameters – Pangkalahatan

Parameter	Kundisyon	Mga Pinahihintulutang Halaga	Paglalarawan
Direksyon ng Data	—	Input Output  Bidir	Tinutukoy ang direksyon ng data para sa GPIO.
Lapad ng data	—	1 hanggang 128	Tinutukoy ang lapad ng data.
Gumamit ng mga legacy na top-level na pangalan ng port	—	On Naka-off	Gumamit ng parehong mga pangalan ng port tulad ng sa Stratix V, Arria V, at Cyclone V device. Para kay example, ang dout ay nagiging dataout_h at dataout_l, at ang din ay nagiging datain_h at datain_l. Tandaan: Iba ang gawi ng mga port na ito kaysa sa mga device na Stratix V, Arria V, at Cyclone V. Para sa alituntunin sa paglilipat, sumangguni sa kaugnay na impormasyon.

Talahanayan 10. GPIO IP Core Parameters – Buffer

Parameter	Kundisyon	Mga Pinahihintulutang Halaga	Paglalarawan
Gumamit ng differential buffer	—	On  Naka-off	Kung naka-on, pinapagana ang differential I/O buffers.
Gumamit ng pseudo differential buffer	Direksyon ng Data = Output Gumamit ng differential buffer = Naka-on	On  Naka-off	Kung naka-on sa output mode, pinapagana ang mga pseudo differential output buffer. Awtomatikong naka-on ang opsyong ito para sa bidirectional mode kung io-on mo Gumamit ng differential buffer.
Gumamit ng bus-hold circuitry	Direksyon ng Data = Input o Bidir Gumamit ng differential buffer = Naka-off	On  Naka-off	Kung naka-on, ang bus hold circuitry ay maaaring mahinang humawak ng signal sa isang I/O pin sa last-driven na estado nito kung saan ang output buffer state ay magiging 1 o 0 ngunit hindi high-impedance.
Gumamit ng open drain output	Direksyon ng Data = Output o Bidir Gumamit ng differential buffer = Naka-off	On  Naka-off	Kung naka-on, binibigyang-daan ng open drain output ang device na magbigay ng mga signal sa antas ng system na kontrol gaya ng interrupt at write enable signal na maaaring igiit ng maraming device sa iyong system.
Paganahin ang output paganahin ang port	Direksyon ng Data = Output	On  Naka-off	Kung naka-on, pinapagana ang input ng user sa OE port. Awtomatikong naka-on ang opsyong ito para sa bidirectional mode.
I-enable ang mga serialtermination / paralleltermination port	—	On  Naka-off	Kung naka-on, pinapagana ang seriesterminationcontrol at parallelterminationcontrol port ng output buffer.

Talahanayan 11. GPIO IP Core Parameters – Mga Register

Parameter	Kundisyon	Mga Pinahihintulutang Halaga	Paglalarawan
Register mode	—	wala  Simpleng rehistro  DDIO	Tinutukoy ang register mode para sa GPIO IP core: wala—tumutukoy ng isang simpleng wire connection mula/papunta sa buffer. Simpleng rehistro—tumutukoy na ang DDIO ay ginagamit bilang isang simpleng rehistro sa single data-rate mode (SDR). Maaaring i-pack ng Fitter ang rehistrong ito sa I/O. DDIO— tumutukoy na ang IP core ay gumagamit ng DDIO.
I-enable ang synchronous clear / preset na port	Register mode = DDIO	wala  Maaliwalas  Preset	Tinutukoy kung paano ipatupad ang synchronous reset port. wala—Hindi pinapagana ang synchronous reset port. Maaliwalas—Pinagana ang SCLR port para sa magkakasabay na pag-clear. Preset—Pinagana ang SSET port para sa kasabay na preset.
Paganahin ang asynchronous na malinaw / preset na port	Register mode = DDIO	wala  Maaliwalas  Preset	Tinutukoy kung paano ipatupad ang asynchronous reset port. wala—Hindi pinapagana ang asynchronous reset port. Maaliwalas—Pinagana ang ACLR port para sa asynchronous clears. Preset—Pinagana ang ASET port para sa asynchronous na preset. Ang mga signal ng ACLR at ASET ay aktibo nang mataas.
Paganahin ang orasan paganahin ang mga port	Register mode = DDIO	On  Naka-off	On—inilalantad ang clock enable (CKE) port upang payagan kang kontrolin kapag ang data ay naka-clock in o out. Pinipigilan ng signal na ito ang data na maipasa nang wala ang iyong kontrol. Naka-off—ang port ng paganahin ng orasan ay hindi nakalantad at ang data ay palaging dumadaan sa rehistro nang awtomatiko.
Lohika ng Half Rate	Register mode = DDIO	On  Naka-off	Kung naka-on, pinapagana ang half-rate na DDIO.
Paghiwalayin ang mga orasan ng input / output	Direksyon ng Data = Bidir  Register mode = Simpleng register o DDIO	On  Naka-off	Kung naka-on, pinapagana ang magkahiwalay na orasan (CK_IN at CK_OUT) para sa input at output path sa bidirectional mode.

Kaugnay na Impormasyon

• Input at Output Bus High at Low Bits sa pahina 12
• Alituntunin: Magpalit ng datain_h at datain_l Port sa Migrated IP sa pahina 23

Magrehistro ng Pag-iimpake

Ang GPIO IP core ay nagbibigay-daan sa iyo na mag-pack ng rehistro sa paligid upang i-save ang lugar at paggamit ng mapagkukunan.

Maaari mong i-configure ang full-rate na DDIO sa input at output path bilang isang flip flop. Upang gawin ito, idagdag ang mga .qsf na takdang-aralin na nakalista sa talahanayang ito.

Talahanayan 12. Magrehistro ng Pag-iimpake ng Mga Asignatura sa QSF

Daan	Takdang-Aralin sa QSF
Pag-iimpake ng rehistro ng input	QSF Assignment set_instance_assignment -pangalan FAST_INPUT_REGISTER ON -to
Pag-iimpake ng rehistro ng output	set_instance_assignment -pangalan FAST_OUTPUT_REGISTER ON -to
Output paganahin ang pag-iimpake ng rehistro	set_instance_assignment -pangalan FAST_OUTPUT_ENABLE_REGISTER ON -to

Tandaan: Ang mga takdang-aralin na ito ay hindi ginagarantiyahan ang pag-iimpake ng rehistro. Gayunpaman, ang mga pagtatalagang ito ay nagbibigay-daan sa Fitter na makahanap ng legal na pagkakalagay. Kung hindi, pinapanatili ng Fitter ang flip flop sa core.

GPIO Intel FPGA IP Timing

Ang pagganap ng core ng GPIO IP ay nakasalalay sa mga hadlang sa I/O at mga yugto ng orasan. Upang patunayan ang timing para sa iyong configuration ng GPIO, inirerekomenda ng Intel na gamitin mo ang Timing Analyzer.

Kaugnay na Impormasyon
Ang Intel Quartus Prime Timing Analyzer

Mga Component ng Timing

Ang mga bahagi ng core timing ng GPIO IP ay binubuo ng tatlong mga landas.

• Mga path ng interface ng I/O—mula sa FPGA hanggang sa mga external na receiving device at mula sa mga external na device na nagpapadala sa FPGA.
• Mga pangunahing interface ng data at orasan—mula sa I/O hanggang sa core at mula sa core hanggang sa I/O.
• Maglipat ng mga landas—mula sa half-rate hanggang full-rate na DDIO, at mula sa full-rate hanggang half-rate na DDIO.

Tandaan: Itinuturing ng Timing Analyzer ang path sa loob ng DDIO_IN at DDIO_OUT block bilang mga black box.

Figure 10. Input Path Timing Components

Figure 11. Output Path Timing Components

Figure 12. Output Enable Path Timing Components

Mga Elemento ng Pagkaantala

Ang software ng Intel Quartus Prime ay hindi awtomatikong nagtatakda ng mga elemento ng pagkaantala upang i-maximize ang slack sa pagsusuri sa timing ng I/O. Upang isara ang timing o i-maximize ang slack, manu-manong itakda ang mga elemento ng pagkaantala sa mga setting ng Intel Quartus Prime file (.qsf).

Talahanayan 13. Delay Elements .qsf Assignments

Tukuyin ang mga takdang-aralin na ito sa .qsf para ma-access ang mga elemento ng pagkaantala.

Elemento ng Pagkaantala	.qsf Takdang-aralin
Elemento ng Pagkaantala ng Input	set_instance_assignment sa -pangalan INPUT_DELAY_CHAIN ​​<0..63>
Elemento ng Pagkaantala ng Output	set_instance_assignment sa -pangalan OUTPUT_DELAY_CHAIN ​​<0..15>
Output Enable Delay Element	set_instance_assignment sa -pangalan OE_DELAY_CHAIN ​​<0..15>

Pagsusuri sa Oras

Ang Intel Quartus Prime software ay hindi awtomatikong bumubuo ng SDC timing constraints para sa GPIO IP core. Dapat mong ipasok nang manu-mano ang mga limitasyon sa oras.

Sundin ang mga alituntunin sa timing at halamples upang matiyak na sinusuri nang tama ng Timing Analyzer ang I/O timing.

• Upang magsagawa ng wastong pagsusuri sa timing para sa mga path ng interface ng I/O, tukuyin ang mga hadlang sa antas ng system ng mga pin ng data laban sa pin ng system clock sa .sdc file.
• Upang magsagawa ng wastong pagsusuri sa timing para sa mga pangunahing landas ng interface, tukuyin ang mga setting ng orasan na ito sa .sdc file:
  — Orasan sa mga pangunahing rehistro
  — Orasan sa I/O registers para sa simpleng register at DDIO mode

Kaugnay na Impormasyon
AN 433: Pinipigilan at Pagsusuri ng Source-Synchronous Interfaces
Naglalarawan ng mga diskarte para sa pagpigil at pagsusuri ng mga source-synchronous na interface.

Single Data Rate Input Register

Figure 13. Single Data Rate Input Register

Talahanayan 14. Single Data Rate Input Register .sdc Command Halamples

Utos	Utos Halample	Paglalarawan
create_clock	create_clock -name sdr_in_clk -period “100 MHz” sdr_in_clk	Lumilikha ng setting ng orasan para sa input na orasan.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Inutusan ang Timing Analyzer na suriin ang timing ng input I/O na may 0.15 ns na pagkaantala sa input.

Full-Rate o Half-Rate DDIO Input Register

Ang input side ng full-rate at half-rate na DDIO input register ay pareho. Maari mong pigilan nang maayos ang system sa pamamagitan ng paggamit ng virtual na orasan upang imodelo ang off-chip transmitter sa FPGA.

Figure 14. Full-Rate o Half-Rate DDIO Input Register

Talahanayan 15. Full-Rate o Half-Rate DDIO Input Register .sdc Command Examples

Utos	Utos Halample	Paglalarawan
create_clock	create_clock -pangalan ng virtual_clock -panahon "200 MHz" create_clock -name ddio_in_clk -panahong “200 MHz” ddio_in_clk	Lumikha ng setting ng orasan para sa virtual na orasan at ang DDIO na orasan.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Atasan ang Timing Analyzer na suriin ang positibong gilid ng orasan at ang negatibong gilid ng orasan ng paglilipat. Tandaan ang -add_delay sa pangalawang set_input_delay command.
set_false_path	set_false_path -fall_from virtual_clock -tumaas_sa ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	Atasan ang Timing Analyzer na huwag pansinin ang positibong gilid ng orasan sa negatibong gilid na na-trigger na rehistro, at ang negatibong gilid ng orasan sa positibong gilid ay nag-trigger ng rehistro. Tandaan: Ang ck_hr frequency ay dapat kalahati ng ck_fr frequency. Kung ang I/O PLL ang nagtutulak sa mga orasan, maaari mong isaalang-alang ang paggamit ng derive_pll_clocks .sdc na utos.

Single Data Rate Output Register

Figure 15. Single Data Rate Output Register

Talahanayan 16. Single Data Rate Output Register .sdc Command Halamples

Utos	Utos Halample	Paglalarawan
create_clock at create_generated_clock	create_clock -name sdr_out_clk -panahong “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -pangalan sdr_out_outclk sdr_out_outclk	Buuin ang source clock at ang output clock na ipapadala.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Inuutusan ang Timing Analyzer na suriin ang output data na ipapadala laban sa output clock na ipapadala.

Full-Rate o Half-Rate na DDIO Output Register

Ang output side ng full-rate at half-rate na DDIO output registers ay pareho.

Talahanayan 17. DDIO Output Register .sdc Command Halamples

Utos	Utos Halample	Paglalarawan
create_clock at create_generated_clock	create_clock -name ddio_out_fr_clk -panahong “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -pangalan ddio_out_fr_outclk ddio_out_fr_outclk	Bumuo ng mga orasan sa DDIO at ang orasan na ipapadala.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data	Atasan ang Timing Analyzer na suriin ang positibo at negatibong data laban sa output clock.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Atasan ang Timing Analyzer na huwag pansinin ang tumataas na gilid ng source clock laban sa bumabagsak na gilid ng output clock, at ang bumabagsak na gilid ng source clock laban sa tumataas na gilid ng output clock

Mga Alituntunin sa Pagsasara ng Oras

Para sa GPIO input registers, ang input I/O transfer ay malamang na mabigo sa hold time kung hindi mo itatakda ang input delay chain. Ang pagkabigo na ito ay sanhi ng pagkaantala ng orasan na mas malaki kaysa sa pagkaantala ng data.

Upang matugunan ang oras ng pag-hold, magdagdag ng pagkaantala sa input data path gamit ang input delay chain. Sa pangkalahatan, ang input delay chain ay humigit-kumulang 60 ps bawat hakbang sa 1 speed grade. Upang makakuha ng tinatayang setting ng delay chain ng input upang maipasa ang timing, hatiin ang negatibong hold slack sa 60 ps.

Gayunpaman, kung ang I/O PLL ang nagtutulak sa mga orasan ng GPIO input registers (simpleng register o DDIO mode), maaari mong itakda ang compensation mode sa source synchronous mode. Susubukan ng Fitter na i-configure ang I/O PLL para sa isang mas mahusay na setup at pigilin ang slack para sa input I/O timing analysis.

Para sa GPIO output at output enable registers, maaari kang magdagdag ng delay sa output data at orasan gamit ang output at output enable delay chain.

• Kung mapapansin mo ang paglabag sa oras ng pag-setup, maaari mong taasan ang setting ng pagkaantala ng chain ng output clock.
• Kung mapapansin mo ang paglabag sa oras ng pag-hold, maaari mong taasan ang setting ng chain ng pagkaantala ng data ng output.

GPIO Intel FPGA IP Design Halamples

Ang GPIO IP core ay maaaring bumuo ng disenyo halamples na tumutugma sa iyong IP configuration sa parameter editor. Maaari mong gamitin ang mga disenyo halamples bilang mga sanggunian para sa pag-instantiate ng IP core at ang inaasahang pag-uugali sa mga simulation.

Maaari kang bumuo ng disenyo halamples mula sa GPIO IP core parameter editor. Pagkatapos mong itakda ang mga parameter na gusto mo, i-click Bumuo ng Halample Disenyo. Ang IP core ay bumubuo ng disenyo halampang pinagmulan files sa direktoryo na iyong tinukoy.

Larawan 16. Pinagmulan Files sa Binuo na Disenyo Halample Direktoryo

Tandaan: Ang .qsys files ay para sa panloob na paggamit sa panahon ng disenyo halample generation lang. Hindi mo maaaring i-edit ang mga .qsys na ito files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Halample

Ang synthesizable na disenyo halampAng le ay isang compilation-ready na Platform Designer system na maaari mong isama sa isang proyekto ng Intel Quartus Prime.

Pagbuo at Paggamit ng Disenyo Halample

Upang bumuo ng synthesizable na disenyo ng Intel Quartus Prime halample mula sa pinagmulan files, patakbuhin ang sumusunod na command sa design exampang direktoryo:

quartus_sh -t make_qii_design.tcl

Upang tukuyin ang eksaktong device na gagamitin, patakbuhin ang sumusunod na command:

quartus_sh -t make_qii_design.tcl [pangalan_device]

Ang TCL script ay lumilikha ng isang qii directory na naglalaman ng ed_synth.qpf project file. Maaari mong buksan at ipunin ang proyektong ito sa software ng Intel Quartus Prime.

GPIO IP Core Simulation Design Halample

Ang disenyo ng simulation halampGinagamit ko ang iyong mga setting ng parameter ng core ng GPIO IP para buuin ang instance ng IP na konektado sa isang driver ng simulation. Ang driver ay bumubuo ng random na trapiko at panloob na sinusuri ang legalidad ng papalabas na data.

Gamit ang disenyo halampKaya, maaari kang magpatakbo ng simulation gamit ang isang command, depende sa simulator na iyong ginagamit. Ang simulation ay nagpapakita kung paano mo magagamit ang GPIO IP core.

Pagbuo at Paggamit ng Disenyo Halample

Upang bumuo ng simulation na disenyo halample mula sa pinagmulan files para sa isang Verilog simulator, patakbuhin ang sumusunod na command sa design exampang direktoryo:

quartus_sh -t make_sim_design.tcl

Upang bumuo ng simulation na disenyo halample mula sa pinagmulan files para sa isang VHDL simulator, patakbuhin ang sumusunod na command sa disenyo exampang direktoryo:

quartus_sh -t make_sim_design.tcl VHDL

Ang TCL script ay lumilikha ng isang sim directory na naglalaman ng mga subdirectory—isa para sa bawat suportadong simulation tool. Maaari mong mahanap ang mga script para sa bawat simulation tool sa kaukulang mga direktoryo.

Daloy ng Paglilipat ng IP para sa Arria V, Cyclone V, at Stratix V Device

Nagbibigay-daan sa iyo ang daloy ng paglipat ng IP na i-migrate ang mga ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, at ALTIOBUF IP core ng Arria V, Cyclone V, at Stratix V device sa GPIO IP core ng Intel Arria 10 at Intel Cyclone 10 GX device.

Kino-configure ng IP migration flow na ito ang GPIO IP core upang tumugma sa mga setting ng ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, at ALTIOBUF IP core, na nagbibigay-daan sa iyong muling buuin ang IP core.

Tandaan: Sinusuportahan ng ilang IP core ang daloy ng paglipat ng IP sa mga partikular na mode lamang. Kung ang iyong IP core ay nasa mode na hindi suportado, maaaring kailanganin mong patakbuhin ang IP Parameter Editor para sa GPIO IP core at manu-manong i-configure ang IP core.

Paglipat ng Iyong ALTDIO_IN, ALTDDIO_OUT, ALTDIO_BIDIR, at ALTIOBUF IP Cores

Upang i-migrate ang iyong ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, at ALTIOBUF IP core sa GPIO Intel FPGA IP IP core, sundin ang mga hakbang na ito:

1. Buksan ang iyong ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core sa IP Parameter Editor.
2. Sa Kasalukuyang napili ang pamilya ng device, piliin Intel Arria 10 or Intel Cyclone 10 GX.
3. I-click Tapusin upang buksan ang GPIO IP Parameter Editor.
   Kino-configure ng IP Parameter Editor ang mga setting ng core ng GPIO IP na katulad ng mga pangunahing setting ng ALTDIO_IN, ALTDDIO_OUT, ALTDIO_BIDIR, o ALTIOBUF.
4. Kung mayroong anumang hindi tugmang mga setting sa pagitan ng dalawa, piliin bagong suportadong mga setting.
5. I-click Tapusin upang muling buuin ang IP core.
6. Palitan ang iyong ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core instantiation sa RTL ng GPIO IP core.

Tandaan: Maaaring hindi tumugma ang mga pangalan ng core port ng GPIO IP sa ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, o ALTIOBUF IP core port name. Samakatuwid, ang simpleng pagpapalit ng IP core name sa instantiation ay maaaring hindi sapat.

Kaugnay na Impormasyon
Input at Output Bus High at Low Bits sa pahina 12

Alituntunin: Magpalit ng datain_h at datain_l Port sa Migrated IP

Kapag inilipat mo ang iyong GPIO IP mula sa mga nakaraang device patungo sa GPIO IP core, maaari mong i-on Gumamit ng mga legacy na top-level na pangalan ng port opsyon sa GPIO IP core parameter editor. Gayunpaman, ang gawi ng mga port na ito sa GPIO IP core ay iba kaysa sa mga IP core na ginagamit para sa Stratix V, Arria V, at Cyclone V device.

Ang GPIO IP core ay nagtutulak sa mga port na ito sa mga rehistro ng output sa mga gilid ng orasan na ito:

• datain_h—sa tumataas na gilid ng outclock
• datain_l—sa bumabagsak na gilid ng outclock

Kung inilipat mo ang iyong GPIO IP mula sa Stratix V, Arria V, at Cyclone V na mga device, palitan ang datain_h at datain_l port kapag na-instantiate mo ang IP na nabuo ng GPIO IP core.

Kaugnay na Impormasyon
Input at Output Bus High at Low Bits sa pahina 12

GPIO Intel FPGA IP User Guide Archives

Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.

Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

IP Core na Bersyon	Gabay sa Gumagamit
20.0.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices
19.3.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices
19.3.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices
18.1	GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices
18.0	GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices
17.1	Gabay sa Gumagamit ng Intel FPGA GPIO IP Core
17.0	Altera GPIO IP Core User Guide
16.1	Altera GPIO IP Core User Guide
16.0	Altera GPIO IP Core User Guide
14.1	Altera GPIO Megafunction User Guide
13.1	Altera GPIO Megafunction User Guide

Kasaysayan ng Pagbabago ng Dokumento para sa GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2021.07.15	21.2	20.0.0	Na-update ang diagram na nagpapakita ng pinasimple view ng single-ended GPIO input path upang i-update ang dout[0] sa dout[3] at ang dout[3] sa dout[0].
2021.03.29	21.1	20.0.0	Na-update ang numero ng bersyon ng GPIO IP sa 20.0.0.
2021.03.12	20.4	19.3.0	Na-update ang alituntunin sa paglilipat ng IP upang tukuyin na ang GPIO IP ay nagtutulak ng datain_h sa tumataas na gilid at datain_l sa bumabagsak na gilid.
2019.10.01	19.3	19.3.0	Nawastong typographical error sa mga .qsf assignment code sa paksa tungkol sa mga elemento ng pagkaantala.
2019.03.04	18.1	18.1	Sa mga paksa tungkol sa input path, at output at output ay nagbibigay-daan sa mga path: Itinama ang mga tala sa mga paksa upang tukuyin na ang GPIO Intel FPGA IP ay hindi sumusuporta sa dynamic na pagkakalibrate ng mga bidirectional na pin. Nagdagdag ng mga link sa PHY Lite for Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, at Intel Cyclone 10 GX Devices para sa higit pang impormasyon tungkol sa mga application na nangangailangan ng dynamic na pagkakalibrate para sa mga bidirectional na pin.
2018.08.28	18.0	18.0	Ni-retitle ang dokumento mula sa Intel FPGA GPIO IP Core User Guide sa GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices. Nagdagdag ng link sa gabay sa gumagamit ng Intel Stratix 10 GPIO IP.  Pinalitan ang pangalan ng IP mula sa "Intel FPGA GPIO" sa "GPIO Intel FPGA IP".  Itinama ang mga instance ng “clk_fr” at “clk_hr” sa “ck_fr” at “ck_hr”.  Na-update ang GPIO IP input path at mga output path na diagram para ipakita ang aktwal na IP core signal names.

Petsa	Bersyon	Mga pagbabago
Nobyembre 2017	2017.11.06	Nagdagdag ng suporta para sa mga Intel Cyclone 10 GX device. Na-update ang mga pangalan ng signal sa mga numero upang tumugma sa mga pangalan ng signal sa GPIO IP core. Idinagdag ang output path waveform. Pinalitan ng pangalan ang "Altera GPIO IP core" sa "Intel FPGA GPIO IP core". Pinalitan ng pangalan ang "Altera IOPLL IP core" sa "Intel FPGA IOPLL IP core". Pinalitan ang pangalan ng "TimeQuest Timing Analyzer" sa "Timing Analyzer". Pinalitan ang pangalan ng "Qsys" sa "Platform Designer". Nilinaw na ang mga signal ng ASET at ACLR ay aktibo nang mataas.
Mayo 2017	2017.05.08	Na-update ang talahanayan na naglilista ng mga parameter ng buffer ng GPIO upang tukuyin ang mga kundisyon para sa Gumamit ng bus-hold circuitry opsyon ng parameter. Ni-rebrand bilang Intel.
Oktubre 2016	2016.10.31	Na-update ang waveform ng input path. Nagdagdag ng paksang naglalarawan sa mataas at mababang bits sa ingay at dout bus.
Agosto 2016	2016.08.05	Nagdagdag ng mga tala tungkol sa dynamic na suporta sa OCT sa GPIO IP core. Na-update ang paksa tungkol sa mga setting ng parameter upang mapabuti ang katumpakan at kalinawan. Na-update ang seksyon tungkol sa pagbuo ng disenyo halample. Nagdagdag ng paksa ng alituntunin tungkol sa gawi ng mga legacy na port kapag nag-migrate ka sa GPIO IP core mula sa Stratix V, Arria V, at Cyclone V device. Muling isinulat at inayos ang dokumento upang mapabuti ang kalinawan at para sa kadalian ng sanggunian. Binago ang mga pagkakataon ng Quartus II sa Quartus Prime.
Agosto 2014	2014.08.18	Nagdagdag ng impormasyon sa tiyempo. Nagdagdag ng impormasyon sa pag-iimpake ng rehistro. Idinagdag Gumamit ng mga legacy na top-level na pangalan ng port parameter. Ito ay isang bagong parameter. Nagdagdag ng impormasyon sa pag-iimpake ng rehistro. Pinalitan ang terminong megafunction ng IP core.
Nobyembre 2013	2013.11.29	Paunang paglabas.

Magpadala ng Feedback

GPIO Intel FPGA IP User Guide: Intel Arria 10 at Intel Cyclone 10 GX Devices

Mga Dokumento / Mga Mapagkukunan

intel GPIO Intel FPGA IP [pdf] Gabay sa Gumagamit GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Mga sanggunian

• User Manual