VHDL VITAL™
Gabay sa Simulation

Panimula

Ang VHDL Vital Simulation Guide na ito ay naglalaman ng impormasyon tungkol sa paggamit ng ModelSim para gayahin ang mga disenyo para sa Microsemi SoC device. Sumangguni sa online na tulong para sa karagdagang impormasyon tungkol sa paggamit ng SoC software.
Sumangguni sa dokumentasyong kasama sa iyong simulator para sa impormasyon tungkol sa pagsasagawa ng simulation.

Mga Pagpapalagay ng Dokumento
Ipinapalagay ng dokumentong ito ang sumusunod:

1. Na-install mo ang Libero SoC software. Ang dokumentong ito ay para sa Libero SoC software v10.0 at mas mataas. Para sa mga nakaraang bersyon ng software, tingnan ang Legacy VHDL Vital Simulation Guide.
2. Na-install mo ang iyong VHDL VITAL simulator.
3. Pamilyar ka sa mga workstation at operating system ng UNIX o sa mga PC at Windows operating environment.
4. Pamilyar ka sa FPGA architecture at FPGA design software.

Mga Kumbensyon ng Dokumento
Ginagamit ng dokumentong ito ang mga sumusunod na variable:

• Ang mga aklatan ng pamilya ng FPGA ay ipinapakita bilang . Palitan ang gustong variable ng pamilya ng FPGA ng pamilya ng device kung kinakailangan. Para kay example: vcom -trabaho .vhd
• Ang mga pinagsama-samang aklatan ng VHDL ay ipinapakita bilang . Kapalit para sa nais na variable ng pamilya ng VHDL kung kinakailangan. Ang wikang VHDL ay nangangailangan na ang mga pangalan ng library ay magsimula sa isang alpha na character.

Online na Tulong
Ang Microsemi SoC software ay may online na tulong. Ang online na tulong na partikular sa bawat software tool ay makukuha mula sa Help menu.

Setup

Ang kabanatang ito ay naglalaman ng impormasyon sa pag-set up ng ModelSim simulator upang gayahin ang mga disenyo ng Microsemi SoC.
Kasama sa kabanatang ito ang mga kinakailangan sa software, mga hakbang na naglalarawan kung paano mag-compile ng mga library ng Microsemi SoC FPGA, at iba pang impormasyon sa pag-setup para sa simulation tool na iyong ginagamit.

Mga Kinakailangan sa Software
Nalalapat ang impormasyon sa gabay na ito sa Microsemi Libero SoC Software v10.0 at mas mataas at mga VHDL simulator na sumusunod sa IEEE1076.
Bukod pa rito, naglalaman ang gabay na ito ng impormasyon tungkol sa paggamit ng mga ModelSim simulator.
Para sa partikular na impormasyon tungkol sa kung aling mga bersyon ang sinusuportahan ng release na ito, pumunta sa technical support system sa Microsemi web lugar (http://www.actel.com/custsup/search.html) at hanapin ang keyword na third party.

ModelSim
Dahil ang landas ng pag-install ay nag-iiba para sa bawat user at bawat pag-install, ang dokumentong ito ay gumagamit ng $ALSDIR upang isaad ang lokasyon kung saan naka-install ang software. Kung isa kang user ng Unix, gumawa lang ng environment variable na tinatawag na ALSDIR at itakda ang value nito sa installation path. Kung ikaw ay gumagamit ng Windows, palitan ang $ALSDIR ng path ng pag-install sa mga command.
Gamitin ang sumusunod na pamamaraan upang mag-compile ng mga aklatan para sa mga ModelSim simulator. I-type ang mga utos ng UNIX sa prompt ng UNIX. I-type ang Windows command sa command line ng ModelSim Transcript window.
Ang mga utos sa ibaba ay para sa Windows. Para gumana ang mga command para sa UNIX, gumamit ng forward slash sa halip na back slash.

Ang pamamaraang ito ay nag-compile ng Microsemi VITAL library sa $ALSDIR\lib\vtl\95\mti directory. Dapat mong i-compile ang mga modelo ng FPGA library para gumana nang maayos ang VITAL library.
Tandaan: Kung mayroon nang direktoryo ng MTI sa direktoryo ng $ALSDIR\lib\vtl\95, maaaring naroroon ang mga pinagsama-samang aklatan, at maaaring hindi mo kailangang gawin ang sumusunod na pamamaraan.

1. Gumawa ng library na tinatawag na mti sa $ALSDIR\lib\vtl\95 na direktoryo.
2. I-invoke ang ModelSim simulator (Windows lang).
3. Baguhin sa $ALSDIR\lib\vtl\95\mti na direktoryo. Ipasok ang sumusunod na command sa prompt: cd $ALSDIR\lib\vtl\95\mti
4. Lumikha ng a aklatan ng pamilya. Ipasok ang sumusunod na command sa prompt: vlib
5. Mapa ang VITAL library sa direktoryo. Ipasok ang sumusunod na command sa prompt: vmap $ALSDIR\lib\vtl\95\mti\
6. I-compile ang iyong VITAL library.
   vcom -trabaho ../ .vhd
   Para kay example, para i-compile ang 40MX library para sa iyong simulator, i-type ang sumusunod na command: vcom -work a40mx ../40mx.vhd
7. (Opsyonal) I-compile ang migration library. Gawin lang ang hakbang na ito kung kailangan mong gamitin ang migration library. I-type ang sumusunod na command sa prompt: vcom -work ../ _mig.vhd

Daloy ng Disenyo

Inilalarawan ng kabanatang ito ang daloy ng disenyo para sa pagtulad sa mga disenyo gamit ang isang VHDL VITAL-compliant simulation tool.

Daloy ng Disenyo ng VHDL VITAL
Ang daloy ng disenyo ng VHDL VITAL ay may apat na pangunahing hakbang:

1. Lumikha ng Disenyo
2. Ipatupad ang Disenyo
3. Programming
4. Pagpapatunay ng System

Ang mga sumusunod na seksyon ay nagdedetalye ng mga hakbang na ito.

Lumikha ng Disenyo
Sa panahon ng paggawa/pag-verify ng disenyo, kinukunan ang isang disenyo sa isang RTL-level (behavioral) na pinagmulan ng VHDL file.
Pagkatapos makuha ang disenyo, maaari kang magsagawa ng behavioral simulation ng VHDL file para ma-verify na tama ang VHDL code. Ang code ay pagkatapos ay synthesize sa isang gate-level (structural) VHDL netlist. Pagkatapos ng synthesis, maaari kang magsagawa ng opsyonal na pre-layout na structural simulation ng disenyo. Sa wakas, nabuo ang isang EDIF netlist para gamitin sa Libero SoC at isang VHDL structural post-layout netlist ay nabuo para sa timing simulation sa isang VHDL VITAL-compliant simulator.

VHDL Source Entry
Ilagay ang iyong pinagmulan ng disenyo ng VHDL gamit ang isang text editor o isang HDL editor na sensitibo sa konteksto. Ang iyong pinagmulan ng disenyo ng VHDL ay maaaring maglaman ng mga konstruksyon sa antas ng RTL, pati na rin ang mga instantiation ng mga elemento ng istruktura, tulad ng mga Libero SoC core.

Pagtulad sa Pag-uugali
Magsagawa ng behavioral simulation ng iyong disenyo bago ang synthesis. Bine-verify ng behavioral simulation ang functionality ng iyong VHDL code. Karaniwan, gumagamit ka ng mga zero na pagkaantala at isang karaniwang VHDL test bench upang humimok ng simulation. Sumangguni sa dokumentasyong kasama sa iyong simulation tool para sa impormasyon tungkol sa pagsasagawa ng functional simulation.

Synthesis
Pagkatapos mong malikha ang iyong pinagmumulan ng disenyo ng VHDL na asal, dapat mo itong i-synthesize. Binabago ng Synthesis ang behavioral VHDL file sa isang gate-level netlist at ino-optimize ang disenyo para sa isang target na teknolohiya. Ang dokumentasyong kasama sa iyong synthesis tool ay naglalaman ng impormasyon tungkol sa pagsasagawa ng synthesis ng disenyo.

EDIF Netlist Generation
Pagkatapos mong magawa, ma-synthesize, at ma-verify ang iyong disenyo, bumubuo ang software ng isang EDIF netlist para sa lugar-at-ruta sa Libero SoC.
Ginagamit din ang EDIF netlist na ito upang makabuo ng structural VHDL netlist para gamitin sa structural simulation.

Structural VHDL Netlist Generation
Ang Libero SoC ay bumubuo ng isang gate-level na VHDL netlist mula sa iyong EDIF netlist para magamit sa post-synthesis prelayout structural simulation.
Ang file ay magagamit sa direktoryo ng /synthesis kung nais mong manu-manong magsagawa ng simulation.
Structural Simulation
Magsagawa ng structural simulation bago ilagay-at-ruta. Bine-verify ng Structural simulation ang functionality ng iyong post-synthesis pre-layout structural VHDL netlist. Ginagamit ang mga pagkaantala ng unit na kasama sa pinagsama-samang Libero SoC VITAL na mga aklatan. Sumangguni sa dokumentasyong kasama sa iyong simulation tool para sa impormasyon tungkol sa pagsasagawa ng structural simulation.

Ipatupad ang Disenyo
Sa panahon ng pagpapatupad ng disenyo, inilalagay-at-ruta mo ang isang disenyo gamit ang Libero SoC. Bukod pa rito, maaari kang magsagawa ng pagsusuri sa oras. Pagkatapos ng lugar-at-ruta, magsagawa ng post layout (timing) simulation gamit ang VHDL VITAL-compliant simulator.
Programming
Mag-program ng device na may programming software at hardware mula sa Microsemi SoC o isang sinusuportahang thirdparty programming system. Sumangguni sa online na tulong ng programmer para sa impormasyon tungkol sa pagprograma ng Microsemi SoC device.
Pagpapatunay ng System
Maaari kang magsagawa ng pag-verify ng system sa isang naka-program na device gamit ang tool na diagnostic ng Silicon Explorer.
Sumangguni sa Silicon Explorer Quick Start para sa impormasyon tungkol sa paggamit ng Silicon Explorer.

Pagbuo ng mga Netlist

Inilalarawan ng kabanatang ito ang mga pamamaraan para sa pagbuo ng EDIF at istrukturang VHDL netlist.
Pagbuo ng isang EDIF Netlist
Pagkatapos makuha ang iyong schematic o i-synthesize ang iyong disenyo, bumuo ng EDIF netlist mula sa iyong schematic capture o synthesis tool. Gamitin ang EDIF netlist para sa lugar-at-ruta. Sumangguni sa dokumentasyong kasama sa iyong schematic capture o synthesis tool para sa impormasyon tungkol sa pagbuo ng EDIF netlist.
Pagbuo ng Structural VHDL Netlist
Structural VHDL netlist files ay awtomatikong nabuo bilang bahagi ng iyong proyekto sa Libero SoC.
Maaari mong mahanap ang iyong VHDL netlist files sa direktoryo ng /synthesis ng iyong proyekto sa Libero. Para kay example, kung ang iyong direktoryo ng proyekto ay pinangalanang project1, kung gayon ang iyong netlist files ay nasa /project1/synthesis.
Binibigyang-daan ka ng ilang pamilya na i-export ang mga ito files mano-mano para sa paggamit sa mga panlabas na tool. Kung sinusuportahan ng iyong device ang feature na ito maaari mong i-export ang netlist filemula sa Tools > Export > Netlist.

Simulation sa ModelSim

Ang kabanatang ito ay naglalarawan ng mga hakbang upang magsagawa ng behavioral, structural at timing simulation gamit ang ModelSim simulator.
Ang mga pamamaraan na ipinapakita ay para sa PC. Ang parehong mga pamamaraan ng pag-setup ay gumagana nang katulad para sa UNIX. Gumamit ng mga pasulong na slash sa halip ng mga pabalik na slash. Para sa PC, i-type ang mga command sa MTI window. Para sa UNIX, i-type ang mga command sa isang UNIX window.

Pagtulad sa Pag-uugali
Gamitin ang sumusunod na pamamaraan para magsagawa ng behavioral simulation ng isang disenyo. Sumangguni sa dokumentasyon
kasama sa iyong simulation tool para sa karagdagang impormasyon tungkol sa pagsasagawa ng behavioral simulation.

1. I-invoke ang iyong ModelSim simulator. (PC lang)
2. Baguhin ang direktoryo sa iyong direktoryo ng proyekto. Dapat isama ng direktoryo na ito ang iyong disenyo ng VHDL files at testbench. Uri: cd
3. Mapa sa Library. Kung ang anumang mga core ay na-instantiate sa iyong VHDL source, i-type ang sumusunod na command upang i-map ang mga ito sa pinagsama-samang VITAL library: vmap $ALSDIR\lib\vtl\95\mti\
   Upang i-reference ang library ng pamilya sa iyong VHDL na disenyo files, idagdag ang mga sumusunod na linya sa iyong disenyo ng VHDL files: aklatan ; gamitin .mga sangkap.lahat;
4. Lumikha ng isang "trabaho" na direktoryo. Uri: vlib work
5. Mapa sa direktoryo ng "trabaho". I-type ang sumusunod na command: vmap work .\work
6. Magsagawa ng behavioral simulation ng iyong disenyo. Para magsagawa ng behavioral simulation gamit ang iyong VSystem o ModelSim simulator, i-compile ang iyong VHDL na disenyo at testbench files at magpatakbo ng isang simulation. Para sa mga hierarchical na disenyo, i-compile ang mas mababang antas ng mga bloke ng disenyo bago ang mas mataas na antas ng mga bloke ng disenyo.

Ang mga sumusunod na command ay nagpapakita kung paano i-compile ang VHDL na disenyo at testbench files:
vcom -93 .vhd
vcom -93 .vhd

Upang gayahin ang disenyo, i-type ang:
vsim
Para kay example:
vsim test_adder_behave
Ang pares ng entity-architecture na tinukoy ng configuration na pinangalanang test_adder_behave sa testbench ay i-simulate. Kung ang iyong disenyo ay naglalaman ng PLL core, gumamit ng 1ps na resolusyon:
vsim -t ps
Para kay example:
vsim -t ps test_adder_behave

Structural Simulation
Gamitin ang sumusunod na pamamaraan upang maisagawa ang structural simulation.

1. Bumuo ng isang structural VHDL netlist. Kung gumagamit ka ng Synopsys Design Compiler, bumuo ng structural VHDL netlist gamit ang tool na ito.
   Kung gumagamit ka ng iba pang mga tool sa synthesis, bumuo ng gate-level na VHDL mula sa iyong EDIF netlist sa pamamagitan ng paggamit ng file awtomatikong nabuo sa iyong proyekto. Ang ilang mga pamilya ng disenyo ay nagbibigay-daan sa iyo upang makabuo ng files direkta mula sa Tools > Export > Netlist menu.
   Tandaan: Ang nabuong VHDL ay gumagamit ng std_logic para sa lahat ng port. Ang mga port ng bus ay nasa parehong bit na pagkakasunud-sunod tulad ng paglitaw ng mga ito sa EDIF netlist.
2. Mapa sa VITAL library. Patakbuhin ang sumusunod na command upang i-map ang pinagsama-samang VITAL library.
   vmap $ALSDIR\lib\vtl\95\mti\
3. I-compile ang structural netlist. I-compile ang iyong VHDL na disenyo at testbench files. Ang mga sumusunod na command ay nagpapakita kung paano i-compile ang VHDL na disenyo at testbench files:
   vcom -lang e -93 .vhd
   vcom -isang -93 lang .vhd
   vcom .vhd
   Tandaan: Una, pinagsama-sama ng application ang mga entity. Pagkatapos, pinagsama-sama nito ang mga arkitektura, gaya ng kinakailangan para sa mga VHDL netlist na isinulat ng ilang tool.
4. Patakbuhin ang structural simulation. Upang gayahin ang iyong disenyo, i-type ang: vsim
   Para kay example: vsim test_adder_structure
   Ang pares ng entity-architecture na tinukoy ng configuration na pinangalanang test_adder_structure sa testbench ay i-simulate.
   Kung ang iyong disenyo ay naglalaman ng PLL core, gumamit ng 1ps resolution: vsim -t ps
   Para kay example: vsim -t ps test_adder_structure

Timing Simulation
Para magsagawa ng timing simulation:

1. Kung hindi mo pa nagagawa, i-back-annotate ang iyong disenyo at gawin ang iyong testbench.
2. Para magsagawa ng timing simulation gamit ang iyong V-System o ModelSim simulator, i-compile ang iyong VHDL na disenyo at testbench files, kung hindi pa sila naipon para sa isang structural simulation, at magpatakbo ng isang simulation. Ang mga sumusunod na command ay nagpapakita kung paano i-compile ang VHDL na disenyo at testbench files:
   vcom -lang e -93 .vhd
   vcom -isang -93 lang .vhd
   vcom .vhd
   Tandaan: Ang pagsasagawa ng mga nakaraang hakbang ay kino-compile muna ang mga entity at pagkatapos ay ang mga arkitektura, gaya ng kinakailangan para sa mga VHDL netlist na isinulat ng ilang tool.
3. Patakbuhin ang simulation ng back-annotation gamit ang impormasyon sa timing sa SDF file. Uri: vsim -sdf[max|typ|min] / = .sdf -c
   Ang Tinutukoy ng opsyon ang rehiyon (o path) sa isang instance sa isang disenyo kung saan nagsisimula ang back annotation. Magagamit mo ito upang tukuyin ang isang partikular na instance ng FPGA sa isang mas malaking disenyo ng system o testbench na gusto mong i-back annotate. Para kay example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Sa ex na itoampSa gayon, ang entity adder ay na-instantiate bilang instance na "uut" sa testbench. Ang pares ng entity-architecture na tinukoy ng configuration na pinangalanang "test_adder_structural" sa testbench ay i-simulate gamit ang maximum na mga pagkaantala na tinukoy sa SDF file.
   Kung ang iyong disenyo ay naglalaman ng PLL core, gumamit ng 1ps resolution: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Para kay example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Suporta sa Produkto

Sinusuportahan ng Microsemi SoC Products Group ang mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, electronic mail, at mga pandaigdigang opisina ng pagbebenta.
Ang apendiks na ito ay naglalaman ng impormasyon tungkol sa pakikipag-ugnayan sa Microsemi SoC Products Group at paggamit ng mga serbisyong ito ng suporta.

Serbisyo sa Customer
Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.
Mula sa North America, tumawag sa 800.262.1060
Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460
Fax, mula saanman sa mundo, 408.643.6913

Customer Technical Support Center
Ang Microsemi SoC Products Group ay may staff ng Customer Technical Support Center nito na may napakahusay na mga inhinyero na makakatulong sa pagsagot sa iyong mga tanong sa hardware, software, at disenyo tungkol sa Microsemi SoC Products. Ang Customer Technical Support Center ay gumugugol ng maraming oras sa paggawa ng mga tala ng aplikasyon, mga sagot sa mga karaniwang tanong sa ikot ng disenyo, dokumentasyon ng mga kilalang isyu, at iba't ibang FAQ. Kaya, bago ka makipag-ugnayan sa amin, mangyaring bisitahin ang aming mga online na mapagkukunan. Malamang na nasagot na namin ang iyong mga katanungan.

Teknikal na Suporta
Bisitahin ang Customer Support weblugar (www.microsemi.com/soc/support/search/default.aspx) para sa karagdagang impormasyon at suporta. Maraming mga sagot na makukuha sa mahahanap web Kasama sa mapagkukunan ang mga diagram, mga larawan, at mga link sa iba pang mga mapagkukunan sa website.

Website
Maaari kang mag-browse ng iba't ibang teknikal at hindi teknikal na impormasyon sa home page ng SoC, sa www.microsemi.com/soc.

Pakikipag-ugnayan sa Customer Technical Support Center
Ang mga napakahusay na inhinyero ay kawani ang Technical Support Center. Ang Technical Support Center ay maaaring makipag-ugnayan sa pamamagitan ng email o sa pamamagitan ng Microsemi SoC Products Group website.
Email
Maaari mong ipaalam ang iyong mga teknikal na tanong sa aming email address at makatanggap ng mga sagot pabalik sa pamamagitan ng email, fax, o telepono. Gayundin, kung mayroon kang mga problema sa disenyo, maaari mong i-email ang iyong disenyo files upang makatanggap ng tulong.
Patuloy naming sinusubaybayan ang email account sa buong araw. Kapag ipinapadala ang iyong kahilingan sa amin, mangyaring tiyaking isama ang iyong buong pangalan, pangalan ng kumpanya, at impormasyon ng iyong contact para sa mahusay na pagproseso ng iyong kahilingan.
Ang email address ng teknikal na suporta ay soc_tech@microsemi.com.

Aking Mga Kaso
Maaaring isumite at subaybayan ng mga customer ng Microsemi SoC Products Group ang mga teknikal na kaso online sa pamamagitan ng pagpunta sa My Cases.
Sa labas ng US
Ang mga customer na nangangailangan ng tulong sa labas ng mga time zone ng US ay maaaring makipag-ugnayan sa teknikal na suporta sa pamamagitan ng email (soc_tech@microsemi.com) o makipag-ugnayan sa isang lokal na tanggapan ng pagbebenta. Ang mga listahan ng opisina ng pagbebenta ay matatagpuan sa www.microsemi.com/soc/company/contact/default.aspx.

ITAR Teknikal na Suporta
Para sa teknikal na suporta sa RH at RT FPGAs na kinokontrol ng International Traffic in Arms Regulations (ITAR), makipag-ugnayan sa amin sa pamamagitan ng soc_tech_itar@microsemi.com. Bilang kahalili, sa loob ng Aking Mga Kaso, piliin ang Oo sa drop-down na listahan ng ITAR. Para sa kumpletong listahan ng ITAR-regulated Microsemi FPGAs, bisitahin ang ITAR web pahina.

Microsemi Corporate Headquarters
One Enterprise, Aliso Viejo CA 92656 USA
Sa loob ng USA: +1 949-380-6100
Benta: +1 949-380-6136
Fax: +1 949-215-4996

Nag-aalok ang Microsemi Corporation (NASDAQ: MSCC) ng komprehensibong portfolio ng mga solusyon sa semiconductor para sa: aerospace, depensa at seguridad; negosyo at komunikasyon; at industriyal at alternatibong mga merkado ng enerhiya. Kasama sa mga produkto ang high-performance, high-reliability na analog at RF device, mixed signal at RF integrated circuits, mga nako-customize na SoC, FPGA, at kumpletong mga subsystem. Ang Microsemi ay headquartered sa Aliso Viejo, Calif. Matuto pa sa www.microsemi.com.

© 2012 Microsemi Corporation. Lahat ng karapatan ay nakalaan. Ang Microsemi at ang Microsemi logo ay mga trademark ng Microsemi Corporation. Ang lahat ng iba pang mga trademark at mga marka ng serbisyo ay pag-aari ng kani-kanilang mga may-ari.
5-57-9006-12/11.12

Mga Dokumento / Mga Mapagkukunan

Microchip VHDL VITAL SoC Design Suite Versions [pdf] Gabay sa Gumagamit Versions 2024.2 to 12.0, VHDL VITAL SoC Design Suite Versions, VHDL VITAL, SoC Design Suite Versions, Suite Versions, Versions

Mga sanggunian

• User Manual