intel AN 795 Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Low Latency 10G MAC User Guide

AN 795 Mga Alituntunin sa Pagpapatupad para sa 10G
Ethernet Subsystem na Gumagamit ng Mababang Latency 10G MAC
Gabay sa Gumagamit

Mga nilalaman magtago

1 AN 795 Mga Alituntunin sa Pagpapatupad para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC

2 Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC Intel ® FPGA IP sa Intel ® Arria® 10 Device

3 Mga Dokumento / Mga Mapagkukunan

3.1 Mga sanggunian

4 Mga Kaugnay na Post

AN 795 Mga Alituntunin sa Pagpapatupad para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC

AN 795: Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC Intel FPGA® IP sa Intel ® Arria® 10 Device

Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC Intel ® FPGA IP sa Intel ® Arria® 10 Device

Ipinapakita sa iyo ng mga alituntunin sa pagpapatupad kung paano gamitin ang Low Latency 10G Media Access Controller (MAC) at PHY IP ng Intel.
Figure 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC System

Talahanayan 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC Designs
Inililista ng talahanayang ito ang lahat ng mga disenyo ng Intel ® Arria® 10 para sa Low Latency Ethernet 10G MAC Intel FPGA IP.

Disenyo Halample	MAC Variant	PHY	Development Kit
10GBase-R Ethernet	10G	Katutubong PHY	Intel Arria 10 GX Transceiver SI
10GBase-R Register Mode Ethernet	10G	Katutubong PHY	Intel Arria 10 GX Transceiver SI
XAUI Ethernet	10G	XAUI PHY	Intel Arria 10 GX FPGA
1G/10G Ethernet	1G/10G	1G/10GbE at 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
1G/10G Ethernet na may 1588	1G/10G	1G/10GbE at 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
10M/100M/1G/10G Ethernet	10M/100M/1G/10G	1G/10GbE at 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
10M/100M/1G/10G Ethernet may 1588	10M/100M/1G/10G	1G/10GbE at 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G Ethernet	1G/2.5G	1G/2.5G/5G/10G Multi-rate na Ethernet PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G Ethernet na may 1588	1G/2.5G	1G/2.5G/5G/10G Multi-rate na Ethernet PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G/10G Ethernet	1G/2.5G/10G	1G/2.5G/5G/10G Multi-rate na Ethernet PHY	Intel Arria 10 GX Transceiver SI
10G USXGMII Ethernet	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G Multi-rate na Ethernet PHY	Intel Arria 10 GX Transceiver SI

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
1. Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC Intel® FPGA IP sa Intel® Arria® 10 na Mga Device
683347 | 2020.10.28
Tandaan:
Maa-access mo ang lahat ng nakalistang disenyo sa pamamagitan ng Low Latency Ethernet 10G MAC Intel® FPGA IP parameter editor sa Intel Quartus Prime software, maliban sa XAUI Ethernet reference na disenyo. Makukuha mo ang XAUI Ethernet reference na disenyo mula sa Design Store.
Nag-aalok ang Intel ng magkahiwalay na MAC at PHY IP para sa 10M hanggang 1G Multi-rate Ethernet subsystem para matiyak ang flexible na pagpapatupad. Maaari mong i-instantiate ang Low Latency Ethernet 10G MAC Intel FPGA IP na may 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE at 10GBASE-KR PHY, o XAUI PHY at Intel Arria 10 Transceiver Native PHY sa magsilbi sa iba't ibang mga kinakailangan sa disenyo.
Kaugnay na Impormasyon

Mababang Latency Ethernet 10G MAC Intel FPGA IP User Guide
Nagbibigay ng detalyadong impormasyon tungkol sa pag-instantiate at pag-parameter ng MAC IP.
Mababang Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Halample Gabay sa Gumagamit
Nagbibigay ng detalyadong impormasyon tungkol sa pag-instantiate at pag-parameter sa disenyo ng MAC halamples.

Gabay sa Gumagamit ng Intel Arria 10 Transceiver PHY
Nagbibigay ng detalyadong impormasyon tungkol sa pag-instantiate at pag-parameter ng PHY IP.
Low Latency Ethernet 10G MAC Debug Checklist
AN 699: Paggamit ng Altera Ethernet Design Toolkit
Tinutulungan ka ng toolkit na ito na i-configure at patakbuhin ang mga disenyo ng sangguniang Ethernet pati na rin ang pag-debug ng anumang mga isyu na nauugnay sa Ethernet.

Pagsusuri ng Fault Tree para sa Low Latency 10G MAC Data Corruption Issue
Arria 10 Low Latency Ethernet 10G MAC at XAUI PHY Reference Design
Nagbibigay ng files para sa reference na disenyo.

1.1. Mababang Latency Ethernet 10G MAC at Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
Maaari mong i-configure ang Intel Arria 10 Transceiver Native PHY Intel FPGA IP para ipatupad ang 10GBASE-R PHY na may Ethernet specific physical layer na tumatakbo sa 10.3125 Gbps data rate gaya ng tinukoy sa Clause 49 ng IEEE 802.3-2008 specification.
Nagbibigay ang configuration na ito ng XGMII sa Low Latency Ethernet 10G MAC Intel FPGA IP at nagpapatupad ng single-channel na 10.3 Gbps PHY na nagbibigay ng direktang koneksyon sa isang SFP+ optical module gamit ang SFI electrical specification.
Nag-aalok ang Intel ng dalawang 10GBASE-R Ethernet subsystem na disenyo halamples at maaari mong dynamic na buuin ang mga disenyong ito gamit ang Low Latency Ethernet 10G MAC Intel FPGA IP parameter editor. Sinusuportahan ng mga disenyo ang functional simulation at pagsubok ng hardware sa mga itinalagang Intel development kit.
Figure 2. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC at Intel Arria 10 Transceiver Native PHY sa 10GBASE-R Design Example

Figure 3. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC at Intel Arria 10 Transceiver Native PHY sa 10GBASE-R Design Example may Register Naka-enable ang Mode

Kaugnay na Impormasyon

Arria 10 Low Latency Ethernet 10G MAC at XAUI PHY Reference Design
Nagbibigay ng files para sa reference na disenyo.

AN 794: Arria 10 Low Latency Ethernet 10G MAC at XAUI PHY Reference Design

1.3. Mababang Latency Ethernet 10G MAC at 1G/10GbE at 10GBASEKR PHY Intel Arria 10 FPGA IPs
Ang 1G/10GbE at 10GBASE-KR PHY Intel Arria 10 FPGA IP ay nagbibigay ng MII, GMII at XGMII sa Low Latency Ethernet 10G MAC Intel FPGA IP.
Ang 1G/10GbE at 10GBASE-KR PHY Intel Arria 10 FPGA IP ay nagpapatupad ng singlechannel na 10Mbps/100Mbps/1Gbps/10Gbps na serial PHY. Ang mga disenyo ay nagbibigay ng direktang koneksyon sa 1G/10GbE dual speed SFP+ pluggable modules, 10M–10GbE 10GBASE-T at 10M/100M/1G/10GbE 1000BASE-T na tansong panlabas na PHY device, o chip-to-chip na mga interface. Sinusuportahan ng mga IP core na ito ang na-reconfigure na 10Mbps/100Mbps/1Gbps/10Gbps na mga rate ng data.
Nag-aalok ang Intel ng dual-speed 1G/10GbE at multi-speed na 10Mb/100Mb/1Gb/10GbE na disenyo examples at maaari mong buuin ang mga disenyong ito nang pabago-bago gamit ang Mababang Latency
Ethernet 10G MAC Intel FPGA IP parameter editor. Sinusuportahan ng mga disenyo ang functional simulation at pagsubok ng hardware sa itinalagang Intel development kit.
Ang multi-speed Ethernet subsystem na pagpapatupad gamit ang 1G/10GbE o 10GBASE-KR PHY Intel Arria 10 FPGA IP na disenyo ay nangangailangan ng manu-manong SDC constraints para sa panloob na PHY IP na mga orasan at clock domain crossing handling. Sumangguni sa altera_eth_top.sdc file sa disenyo halampupang malaman ang higit pa tungkol sa kinakailangang create_generated_clock, set_clock_groups at set_false_path SDC constraints.
Figure 5. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC at Intel Arria 10 1G/10GbE at 10GBASE-KR Design Example (1G/10GbE Mode)

Figure 6. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC at Intel Arria 10 1G/10GbE at 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE Mode)

Kaugnay na Impormasyon
Mababang Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Halample Gabay sa Gumagamit
Nagbibigay ng detalyadong impormasyon tungkol sa pag-instantiate at pag-parameter sa disenyo ng MAC halamples.
1.4. Mababang Latency Ethernet 10G MAC at 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
Ang 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP para sa mga Intel Arria 10 device ay nagbibigay ng GMII at XGMII sa Low Latency Ethernet 10G MAC Intel FPGA IP.
Ang 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP para sa mga Intel Arria 10 device ay nagpapatupad ng single-channel na 1G/2.5G/5G/10Gbps na serial PHY. Ang disenyo ay nagbibigay ng direktang koneksyon sa 1G/2.5GbE dual speed SFP+ pluggable modules, MGBASE-T at NBASE-T na tansong panlabas na PHY device, o chip-to-chip na mga interface. Sinusuportahan ng mga IP na ito ang na-reconfigure na 1G/2.5G/5G/10Gbps na mga rate ng data.
Nag-aalok ang Intel ng dual-speed 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T, at multispeed 1G/2.5G/5G/10GbE MGBASE-T na disenyo examples at maaari mong dynamic na buuin ang mga disenyong ito gamit ang Low Latency Ethernet 10G MAC Intel FPGA IP parameter editor. Sinusuportahan ng mga disenyo ang functional simulation at pagsubok ng hardware sa itinalagang Intel development kit.
Figure 7. Clocking at Reset Scheme para sa Low Latency Ethernet 10G MAC at 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G Mode)

Para sa multi-speed 1G/2.5GbE at 1G/2.5G/10GbE MBASE-T Ethernet subsystem na mga pagpapatupad gamit ang 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, inirerekomenda ng Intel na kopyahin mo ang transceiver reconfiguration module (alt_mge_rcfg_a10. sv) na ibinigay kasama ng disenyo halample. Inaayos ng module na ito ang bilis ng channel ng transceiver mula 1G hanggang 2.5G, o hanggang 10G, at vice versa.
Ang multi-speed 1G/2.5GbE at 1G/2.5G/10GbE MBASE-T Ethernet subsystem na pagpapatupad ay nangangailangan din ng manu-manong mga hadlang sa SDC para sa panloob na mga orasan ng PHY IP
at orasan domain crossing handling. Sumangguni sa altera_eth_top.sdc file sa disenyo halampupang malaman ang higit pa tungkol sa kinakailangang create_generated_clock, set_clock_groups at set_false_path SDC constraints.
Figure 8. Clocking at Reset Scheme para sa Low Latency Ethernet 10G MAC at 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T Mode) Figure 9. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC at 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T Mode)

Kaugnay na Impormasyon
Mababang Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Halample User Guide Nagbibigay ng detalyadong impormasyon tungkol sa pag-instantiate at pag-parameter ng MAC design examples.
1.5. Kasaysayan ng Pagbabago ng Dokumento para sa AN 795: Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC Intel FPGA IP sa Mga Intel Arria 10 Device

Bersyon ng Dokumento	Mga pagbabago
2020.10.28	• Na-rebrand bilang Intel. • Pinalitan ang pangalan ng dokumento bilang AN 795: Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC Intel FPGA IP sa Intel Arria 10 Devices.

Petsa	Bersyon	Mga pagbabago
Pebrero-17	2017.02.01	Paunang paglabas.

AN 795: Pagpapatupad ng Mga Alituntunin para sa 10G Ethernet Subsystem na Paggamit ng Mababang
Latency 10G MAC Intel ® FPGA IP sa Intel® Arria® 10 na Mga Device

Online na Bersyon
Magpadala ng Feedback
ID: 683347
Bersyon: 2020.10.28

Mga Dokumento / Mga Mapagkukunan

intel AN 795 Mga Alituntunin sa Pagpapatupad para sa 10G Ethernet Subsystem Gamit ang Mababang Latency 10G MAC [pdf] Gabay sa Gumagamit
AN 795 Implementing Guidelines for 10G Ethernet Subsystem using Low Latency 10G MAC, AN 795, Implementing Guidelines for 10G Ethernet Subsystem using Low Latency 10G MAC, Ethernet Subsystem using Low Latency 10G MAC, Low Latency 10G MAC