25G Ethernet Intel® FPGA IP Release Notes
Gabay sa Gumagamit
25G Ethernet Intel FPGA IP Release Notes (Mga Intel Agilex Device)
Ang mga bersyon ng Intel® FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus® Prime Design Suite hanggang v19.1. Simula sa bersyon 19.2 ng software ng Intel Quartus Prime Design Suite, ang Intel FPGA IP ay may bagong scheme ng bersyon.
Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:
- X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
- Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
- Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Talahanayan 1. v1.0.0 2022.09.26
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
| 22.3 | Nagdagdag ng suporta para sa pamilya ng Intel Agilex™ F-tile device. • Tanging 25G rate ng bilis ang sinusuportahan. • Hindi sinusuportahan ang 1588 Precision Time Protocol. |
— |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
ISO
9001:2015
Nakarehistro
25G Ethernet Intel FPGA IP Release Notes (Intel Stratix 10 Devices)
Kung ang isang tala sa paglabas ay hindi magagamit para sa isang partikular na bersyon ng IP, ang IP ay walang mga pagbabago sa bersyon na iyon. Para sa impormasyon sa mga release ng IP update hanggang sa v18.1, sumangguni sa Intel Quartus Prime Design Suite Update Release Notes.
Ang mga bersyon ng Intel FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Simula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2, Intel
Ang FPGA IP ay may bagong bersyon ng scheme.
Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:
- X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
- Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
- Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.
Kaugnay na Impormasyon
- Mga Tala sa Pag-update ng Intel Quartus Prime Design Suite
- 25G Ethernet Intel Stratix®10 FPGA IP User Guide Archives
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Halample User Guide Archives
- Errata para sa 25G Ethernet Intel FPGA IP sa Knowledge Base
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Talahanayan 2. v19.4.1 2020.12.14
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
| 20.4 | Haba ng pagsuri sa update sa mga VLAN frame: • Sa mga nakaraang bersyon ng 25G Ethernet Intel FPGA IP, iginiit ang oversized na frame error kapag natugunan ang mga sumusunod na kundisyon: 1.VLAN a. Ang pagtuklas ng VLAN ay pinagana. b. Ang IP ay nagpapadala/nakakatanggap ng mga frame na may haba na umaabot sa maximum na TX/RX na haba ng frame at 1 hanggang 4 na octet. 2. SVLAN a. Ang SVLAN detection ay pinagana. b. Ang IP ay nagpapadala/nakakatanggap ng mga frame na may haba na umaabot sa maximum na TX/RX na haba ng frame at 1 hanggang 8 na octet. • Sa bersyong ito, ina-update ang IP upang itama ang pag-uugaling ito. |
— |
| Na-update ang Avalon® memory-mapped interface access sa status_* interface upang maiwasan ang Avalon memory-mapped timeout habang binabasa ang mga hindi umiiral na address: • Sa mga nakaraang bersyon ng 25G Ethernet Intel FPGA IP, ang Avalon memory-mapped interface ay nagbabasa sa mga hindi umiiral na address sa status_* interface ay igigiit ang status_waitrequest hanggang sa mag-time out ang kahilingan ng Avalon memorymapped master. Ang isyu ay naayos na ngayon upang hindi i-hold ang waitrequest kapag na-access ang isang hindi umiiral na address. |
— | |
| Sinusuportahan na ngayon ng mga variant na pinagana ng RS-FEC ang 100% throughput. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Talahanayan 3. v19.4.0 2019.12.16
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
| 19.4 | pagbabago ng gawi ng rx_am_lock: • Sa mga nakaraang bersyon ng 25G Ethernet Intel FPGA IP, ang rx_am_lock signal ay kumikilos katulad ng rx_block_lock sa lahat ng variant. • Sa bersyong ito, para sa mga variant ng IP na pinagana ng RSFEC, iginigiit na ngayon ng rx_am_lock kapag nakamit ang alignment lock. Para sa mga variant na hindi naka-enable ang RSFEC, pareho pa rin ang gawi ng rx_am_lock gaya ng rx_block_lock. |
Ang signal ng interface, rx_am_lock, ay kumikilos nang iba sa mga nakaraang bersyon para sa mga variant na pinagana ng RSFEC. |
| Na-update ang RX MAC Start ng Packet: • Sa mga nakaraang bersyon, ang RX MAC ay tumitingin lamang ng isang START character upang matukoy ang simula ng isang packet. • Sa bersyong ito, sinusuri na ngayon ng RX MAC ang mga papasok na packet para sa Start of Frame Delimiter (SFD), bilang karagdagan sa START character bilang default. • Kung ang preamble pass-through mode ay pinagana, ang MAC ay tumitingin lamang para sa START character upang payagan ang custom na preamble. |
— | |
| Nagdagdag ng bagong rehistro para paganahin ang preamble checking: • Sa mga rehistro ng RX MAC, ang rehistro sa offset 0x50A [4] ay maaaring isulat sa 1 upang paganahin ang preamble checking. Ang rehistrong ito ay isang “walang pakialam” kapag pinagana ang preamble pass-through. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Talahanayan 4. v19.3.0 2019.09.30
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
| 19.3 | Para sa variant ng MAC+PCS+PMA, dynamic na nabuo na ngayon ang pangalan ng module ng transceiver wrapper. Pinipigilan nito ang hindi gustong pagbangga ng module kung maraming pagkakataon ng IP ang ginagamit sa isang system. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Talahanayan 5. v19.2.0 2019.07.01
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
| 19.2 | Disenyo Halamppara sa 25G Ethernet Intel FPGA IP: • Na-update ang opsyon sa target na development kit para sa mga Intel Stratix® 10 device mula sa Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit hanggang sa Intel Stratix 10 10 GX Signal Integrity L-Tile (Production) Development Kit. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Talahanayan 6. v19.1 Abril 2019
| Paglalarawan | Epekto |
| Nagdagdag ng bagong feature—Adaptive mode para sa RX PMA Adaptation: • Nagdagdag ng bagong parameter—Paganahin ang pag-trigger ng auto adaptation para sa RX PMA CTLE/DFE mode. |
Ang mga pagbabagong ito ay opsyonal. Kung hindi mo i-upgrade ang iyong IP core, wala itong bagong feature na ito. |
| Pinalitan ng pangalan ang parameter na Enable Altera Debug Master Endpoint (ADME) para I-enable ang Native PHY Debug Master Endpoint (NPDME) ayon sa Intel rebranding sa Intel Quartus Prime Pro Edition software. Ang software ng Intel Quartus Prime Standard Edition ay gumagamit pa rin ng Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Talahanayan 7. Bersyon 18.1 Setyembre 2018
| Paglalarawan | Epekto |
| Nagdagdag ng bagong feature—Elective PMA: • Nagdagdag ng bagong parameter—Mga Core na Variant. |
Ang mga pagbabagong ito ay opsyonal. Kung hindi mo i-upgrade ang iyong IP core, wala itong mga bagong feature na ito. |
| • Nagdagdag ng bagong signal para sa 1588 Precision Time Protocol Interface—latency_sclk. | |
| Disenyo Halamppara sa 25G Ethernet Intel FPGA IP: Pinalitan ang pangalan ng opsyon sa target na development kit para sa mga Intel Stratix 10 device mula sa Stratix 10 GX FPGA Development Kit patungong Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Kaugnay na Impormasyon
- 25G Ethernet Intel Stratix 10 FPGA IP User Guide
- 25G Ethernet Intel Stratix 10 FPGA IP Design Halample Gabay sa Gumagamit
- Errata para sa 25G Ethernet IP core sa Knowledge Base
2.7. 25G Ethernet Intel FPGA IP v18.0
Talahanayan 8. Bersyon 18.0 Mayo 2018
| Paglalarawan | Epekto |
| Paunang paglabas para sa mga Intel Stratix 10 na device. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP User Guide Archives
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
| Bersyon ng Intel Quartus Prime | IP Core na Bersyon | Gabay sa Gumagamit |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Halample User Guide Archives
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
| Bersyon ng Intel Quartus Prime | IP Core na Bersyon | Gabay sa Gumagamit |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Halample Gabay sa Gumagamit |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Halample Gabay sa Gumagamit |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Halample Gabay sa Gumagamit |
25G Ethernet Intel FPGA IP Release Notes (Intel Arria 10 Devices)
Kung ang isang tala sa paglabas ay hindi magagamit para sa isang partikular na bersyon ng IP, ang IP ay walang mga pagbabago sa bersyon na iyon. Para sa impormasyon sa mga release ng IP update hanggang sa v18.1, sumangguni sa Intel Quartus Prime Design Suite Update Release Notes.
Ang mga bersyon ng Intel FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Simula sa bersyon 19.2 ng software ng Intel Quartus Prime Design Suite, ang Intel FPGA IP ay may bagong scheme ng bersyon.
Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:
- X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
- Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
- Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.
Kaugnay na Impormasyon
- Mga Tala sa Pag-update ng Intel Quartus Prime Design Suite
- 25G Ethernet Intel Arria® 10 FPGA IP User Guide
- 25G Ethernet Intel Arria® 10 FPGA IP Design Halample Gabay sa Gumagamit
- Errata para sa 25G Ethernet Intel FPGA IP sa Knowledge Base
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Talahanayan 9. v19.4.1 2020.12.14
| Intel Quartus Prime Version | Paglalarawan | Epekto |
| 20.4 | Haba ng pagsuri sa update sa mga VLAN frame: • Sa mga nakaraang bersyon ng 25G Ethernet Intel FPGA IP, iginiit ang oversized na frame error kapag natugunan ang mga sumusunod na kundisyon: 1.VLAN a. Ang pagtuklas ng VLAN ay pinagana. b. Ang IP ay nagpapadala/nakakatanggap ng mga frame na may haba na umaabot sa maximum na TX/RX na haba ng frame at 1 hanggang 4 na octet. 2. SVLAN a. Ang SVLAN detection ay pinagana. b. Ang IP ay nagpapadala/nakakatanggap ng mga frame na may haba na umaabot sa maximum na TX/RX na haba ng frame at 1 hanggang 8 na octet. • Sa bersyong ito, ina-update ang IP upang itama ang pag-uugaling ito. |
— |
| Na-update ang Avalon memory-mapped interface access sa status_* interface upang maiwasan ang Avalon memory-mapped timeout habang binabasa ang mga hindi umiiral na address: • Ang IP ay ina-update upang i-de-assert ang waitrequest kapag ang isang hindi umiiral na address ay na-access sa status_* interface. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Talahanayan 10. v19.4.0 2019.12.16
| Bersyon ng Intel Quartus Prime | Paglalarawan | Epekto |
| 19.4 | pagbabago ng gawi ng rx_am_lock: • Sa mga nakaraang bersyon ng 25G Ethernet Intel FPGA IP, ang rx_am_lock signal ay kumikilos katulad ng rx_block_lock sa lahat ng variant. • Sa bersyong ito, para sa mga variant ng IP na pinagana ng RSFEC, iginigiit na ngayon ng rx_am_lock kapag nakamit ang alignment lock. Para sa mga variant na hindi naka-enable ang RSFEC, pareho pa rin ang gawi ng rx_am_lock gaya ng rx_block_lock. |
Ang signal ng interface, rx_am_lock, ay kumikilos nang iba sa mga nakaraang bersyon para sa mga variant na pinagana ng RSFEC. |
| Na-update ang RX MAC Start ng Packet: • Sa mga nakaraang bersyon, ang RX MAC ay tumitingin lamang ng isang START character upang matukoy ang simula ng isang packet. • Sa bersyong ito, sinusuri na ngayon ng RX MAC ang mga papasok na packet para sa Start of Frame Delimiter (SFD), bilang karagdagan sa START character bilang default. • Kung ang preamble pass-through mode ay pinagana, ang MAC ay tumitingin lamang para sa START character upang payagan ang custom na preamble. |
— | |
| Nagdagdag ng bagong rehistro para paganahin ang preamble checking: • Sa mga rehistro ng RX MAC, ang rehistro sa offset 0x50A [4] ay maaaring isulat sa 1 upang paganahin ang preamble checking. Ang rehistrong ito ay isang “walang pakialam” kapag pinagana ang preamble pass-through. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Talahanayan 11. v19.1 Abril 2019
| Paglalarawan | Epekto |
| Pinalitan ng pangalan ang parameter na Enable Altera Debug Master Endpoint (ADME) para I-enable ang Native PHY Debug Master Endpoint (NPDME) ayon sa Intel rebranding sa Intel Quartus Prime Pro Edition software. Ang software ng Intel Quartus Prime Standard Edition ay gumagamit pa rin ng Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Talahanayan 12. Bersyon 17.0 Mayo 2017
| Paglalarawan | Epekto |
| Nagdagdag ng tampok na anino para sa pagbabasa ng mga rehistro ng istatistika. • Sa TX statistics registers, pinalitan ang CLEAR_TX_STATS register sa offset 0x845 ng bagong CNTR_TX_CONFIG register. Ang bagong rehistro ay nagdaragdag ng shadow request at parity-error clear bit sa bit na nag-clear sa lahat ng TX statistics registers. Nagdagdag ng bagong rehistro ng CNTR_RX_STATUS sa offset na 0x846, na kinabibilangan ng parity-error bit at status bit para sa shadow request. • Sa RX statistics registers, pinalitan ang CLEAR_RX_STATS register sa offset na 0x945 ng bagong CNTR_RX_CONFIG register. Ang bagong register ay nagdaragdag ng shadow request at parity-error clear bit sa bit na nililinis ang lahat ng mga rehistro ng istatistika ng TX. Nagdagdag ng bagong CNTR_TX_STATUS na rehistro sa offset na 0x946, kasama iyon isang parity-error bit at isang status bit para sa shadow request. |
Sinusuportahan ng bagong feature ang pinahusay na pagiging maaasahan sa mga statistics counter reads. Para magbasa ng statistics counter, itakda muna ang shadow request bit para sa set ng registers na iyon (RX o TX), at pagkatapos ay basahin mula sa snapshot ng register. Ang mga read value ay humihinto sa pagdaragdag habang ang shadow feature ay may bisa, ngunit ang mga nasa ilalim na counter ay patuloy na tumataas. Pagkatapos mong i-reset ang kahilingan, ipagpatuloy ng mga counter ang kanilang mga naipon na halaga. Bilang karagdagan, ang mga bagong field ng rehistro ay kinabibilangan ng parityerror status at malinaw na mga bit. |
| Binagong RS-FEC alignment marker format upang sumunod sa ngayon-finalized Clause 108 ng IEEE 802.3by pagtutukoy. Dati ang tampok na RS-FEC ay sumunod sa 25G/50G Consortium Schedule 3, bago ang IEEE pagsasapinal ng espesipikasyon. |
Ang RX RS-FEC ngayon ay nakakakita at nagla-lock sa parehong luma at bagong alignment marker, ngunit ang TX RS-FEC ay bumubuo lamang ng bagong IEEE alignment marker format. |
Kaugnay na Impormasyon
- Gabay sa Gumagamit ng 25G Ethernet IP Core
- Errata para sa 25G Ethernet IP core sa Knowledge Base
3.5. 25G Ethernet IP Core v16.1
Talahanayan 13. Bersyon 16.1 Oktubre 2016
| Paglalarawan | Epekto |
| Paunang paglabas sa Intel FPGA IP Library. | — |
Kaugnay na Impormasyon
- Gabay sa Gumagamit ng 25G Ethernet IP Core
- Errata para sa 25G Ethernet IP core sa Knowledge Base
3.6. 25G Ethernet Intel Arria® 10 FPGA IP User Guide Archive
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
| Bersyon ng Intel Quartus Prime | Bersyon ng IP | Gabay sa Gumagamit |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP User Guide |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP User Guide |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP User Guide |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Halample User Mga Archive ng Gabay
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
| Bersyon ng Intel Quartus Prime | IP Core na Bersyon | Gabay sa Gumagamit |
| 16.1 | 16.1 | 25G Ethernet Design Halample Gabay sa Gumagamit |
25G Ethernet Intel® FPGA IP Release Notes
Online na Bersyon
Magpadala ng Feedback
ID: 683067
Bersyon: 2022.09.26
Mga Dokumento / Mga Mapagkukunan
 |
intel 25G Ethernet Intel FPGA IP [pdf] Gabay sa Gumagamit 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |