altera Nios V Naka-embed na Gabay sa Gumagamit ng Processor

Mga nilalaman magtago

1 altera Nios V Naka-embed na Processor

2 Mga pagtutukoy

3 Nios V Processor Hardware System Design

4 Nios V Processor Software System Design

5 Nios V Processor Configuration at Booting Solutions

6 Mga Dokumento / Mga Mapagkukunan

6.1 Mga sanggunian

altera Nios V Naka-embed na Processor

Mga pagtutukoy

Pangalan ng Produkto: Nios V Processor
Compatibility ng Software: Quartus Prime Software at Platform Designer
Uri ng Processor: Altera FPGA
Memory System: Volatile at Non-Volatile Memory
Interface ng Komunikasyon: Ahente ng UART

Nios V Processor Hardware System Design

Upang idisenyo ang Nios V Processor hardware system, sundin ang mga hakbang na ito:

Lumikha ng disenyo ng system ng Nios V Processor gamit ang Platform Designer.
Isama ang system sa proyekto ng Quartus Prime.
Idisenyo ang sistema ng memorya kabilang ang pabagu-bago at hindi pabagu-bago ng memorya.
Magpatupad ng mga orasan at mag-reset ng pinakamahuhusay na kagawian.
Magtalaga ng mga default at UART agent para sa mahusay na operasyon.

Nios V Processor Software System Design

Upang idisenyo ang software system para sa Nios V Processor:

Sundin ang daloy ng software development para sa Nios V Processor.
Lumikha ng Board Support Package Project at Application Project.

Nios V Processor Configuration at Booting Solutions

Para sa pag-configure at pag-boot ng Nios V Processor:

Unawain ang panimula sa pagsasaayos at mga solusyon sa pag-boot.
I-link ang mga application para sa tuluy-tuloy na operasyon.

View Fullscreen

Tungkol sa Nios® V Embedded Processor
1.1. Natapos na ang Altera® FPGA at Mga Naka-embed na Processorview
Ang mga Altera FPGA device ay maaaring magpatupad ng logic na gumagana bilang isang kumpletong microprocessor habang nagbibigay ng maraming mga pagpipilian.
Ang isang mahalagang pagkakaiba sa pagitan ng mga discrete microprocessors at Altera FPGA ay ang Altera FPGA fabric ay walang lohika kapag ito ay nagpapagana. Ang Nios® V processor ay isang soft intellectual property (IP) processor batay sa RISC-V specification. Bago ka magpatakbo ng software sa isang Nios V processor based system, dapat mong i-configure ang Altera FPGA device na may disenyo ng hardware na naglalaman ng Nios V processor. Maaari mong ilagay ang Nios V processor kahit saan sa Altera FPGA, depende sa mga kinakailangan ng disenyo.

Upang paganahin ang iyong Altera® FPGA IP-based na naka-embed na system na kumilos bilang isang discrete microprocessor-based system, dapat isama ng iyong system ang sumusunod: · AJTAG interface upang suportahan ang Altera FPGA configuration, hardware at software
debugging · Isang mekanismo ng pagsasaayos ng Altera FPGA na power-up
Kung ang iyong system ay may ganitong mga kakayahan, maaari mong simulan ang pagpino sa iyong disenyo mula sa isang paunang nasubok na disenyo ng hardware na na-load sa Altera FPGA. Ang paggamit ng isang Altera FPGA ay nagpapahintulot din sa iyo na baguhin ang iyong disenyo nang mabilis upang matugunan ang mga problema o magdagdag ng bagong paggana. Madali mong masusubok ang mga bagong disenyo ng hardware na ito sa pamamagitan ng muling pagsasaayos ng Altera FPGA gamit ang JTAG interface.
Ang JTAG interface ay sumusuporta sa hardware at software development. Magagawa mo ang mga sumusunod na gawain gamit ang JTAG interface: · I-configure ang Altera FPGA · I-download at i-debug ang software · Makipag-ugnayan sa Altera FPGA sa pamamagitan ng interface na parang UART (JTAG UART
terminal) · Debug hardware (na may Signal Tap na naka-embed na logic analyzer) · Program flash memory
Pagkatapos mong i-configure ang Altera FPGA na may disenyong nakabatay sa processor ng Nios V, ang daloy ng software development ay katulad ng daloy para sa mga discrete microcontroller na disenyo.

Kaugnay na Impormasyon · AN 985: Nios V Processor Tutorial
Isang mabilis na gabay sa pagsisimula tungkol sa paglikha ng isang simpleng Nios V processor system at pagpapatakbo ng Hello World application.
© Altera Corporation. Ang Altera, ang logo ng Altera, ang logo ng `a', at iba pang mga marka ng Altera ay mga trademark ng Altera Corporation. Inilalaan ng Altera ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Altera na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan sa sulat ng Altera. Pinapayuhan ang mga customer ng Altera na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

1. Tungkol sa Nios® V Embedded Processor 726952 | 2025.07.16
· Nios V Processor Reference Manual Nagbibigay ng impormasyon tungkol sa Nios V processor performance benchmarks, processor architecture, ang programming model, at ang core na pagpapatupad.
· Gabay sa Gumagamit ng IP na Naka-embed na Peripheral · Handbook ng Developer ng Nios V Processor Software

Inilalarawan ang kapaligiran ng pagbuo ng software ng processor ng Nios V, ang mga tool na magagamit, at ang proseso ng pagbuo ng software na tatakbo sa processor ng Nios V. · Ashling* RiscFree* Integrated Development Environment (IDE) para sa Altera FPGAs User Guide Inilalarawan ang RiscFree* integrated development environment (IDE) para sa Altera FPGAs Arm*-based na HPS at Nios V core processor. · Nios V Processor Altera FPGA IP Release Notes
1.2. Suporta sa Quartus® Prime Software
Iba ang daloy ng pagbuo ng Nios V processor para sa software ng Quartus® Prime Pro Edition at software ng Quartus Prime Standard Edition. Sumangguni sa AN 980: Nios V Processor Quartus Prime Software Support para sa higit pang impormasyon tungkol sa mga pagkakaiba.
Kaugnay na Impormasyon AN 980: Nios V Processor Quartus Prime Software Support
1.3. Nios V Processor Licensing
Ang bawat variant ng processor ng Nios V ay may susi ng lisensya nito. Kapag nakuha mo na ang license key, magagamit mo ang parehong license key para sa lahat ng proyekto ng Nios V processor hanggang sa expiration date. Makukuha mo ang mga lisensya ng Nios V Processor Altera FPGA IP sa zero cost.
Ang listahan ng key ng lisensya ng processor ng Nios V ay available sa Altera FPGA Self-Service Licensing Center. I-click ang tab na Mag-sign up para sa Pagsusuri o Libreng Lisensya, at piliin ang mga kaukulang opsyon para gawin ang kahilingan.
Larawan 1. Altera FPGA Self-Service Licensing Center

Gamit ang mga susi ng lisensya, maaari mong:
Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 7

1. Tungkol sa Nios® V Embedded Processor 726952 | 2025.07.16
· Magpatupad ng Nios V processor sa loob ng iyong system. · Gayahin ang gawi ng isang Nios V processor system. · I-verify ang functionality ng disenyo, tulad ng laki at bilis. · Bumuo ng device programming files. · Mag-program ng device at i-verify ang disenyo sa hardware.
Hindi mo kailangan ng lisensya upang bumuo ng software sa Ashling* RiscFree* IDE para sa mga Altera FPGA.
Kaugnay na Impormasyon · Altera FPGA Self-Service Licensing Center
Para sa higit pang impormasyon tungkol sa pagkuha ng Nios V Processor Altera FPGA IP license keys. · Pag-install at Paglilisensya ng Altera FPGA Software Para sa karagdagang impormasyon tungkol sa paglilisensya sa software ng Altera FPGA at pag-set up ng nakapirming lisensya at server ng lisensya ng network.
1.4. Naka-embed na Disenyo ng System
Ang sumusunod na figure ay naglalarawan ng isang pinasimple na Nios V processor based na daloy ng disenyo ng system, kabilang ang parehong hardware at software development.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 8

Magpadala ng Feedback

1. Tungkol sa Nios® V Embedded Processor 726952 | 2025.07.16

Larawan 2.

Daloy ng Disenyo ng Nios V Processor System
Konsepto ng Sistema

Suriin ang Mga Kinakailangan sa System

Nios® V
Mga Core ng Processor at Mga Karaniwang Bahagi

Tukuyin at Bumuo ng System sa
Disenyo ng Platform

Daloy ng Hardware: Isama at I-compile ang Intel Quartus Prime Project

Daloy ng Software: Bumuo at Bumuo ng Nios V Proposal Software

Daloy ng Hardware: I-download ang Disenyo ng FPGA
sa Target Board

Daloy ng Software: Pagsubok at Pag-debug ng Nios V Processor Software

Software No Meets Spec?
Oo
Hardware No Meets Spec? Oo
Kumpletuhin ang System

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 9

726952 | 2025.07.16 Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer

Larawan 3.

Ang sumusunod na diagram ay naglalarawan ng isang tipikal na disenyo ng hardware ng processor ng Nios V. Daloy ng Disenyo ng Hardware ng Nios V Processor System

Magsimula

Mga Nios V Core at Mga Karaniwang Bahagi

Gumamit ng Platform Designer para Magdisenyo ng Nios V Based System
Bumuo ng Platform Designer Design

Isama ang Platform Designer System sa Intel Quartus Prime Project
Magtalaga ng Mga Lokasyon ng Pin, Mga Kinakailangan sa Timing, at iba pang mga hadlang sa Disenyo
I-compile ang Hardware para sa Target na Device sa Intel Quartus Prime

Handa nang i-download
2.1. Paggawa ng Nios V Processor System Design gamit ang Platform Designer
Kasama sa software ng Quartus Prime ang tool sa pagsasama ng system ng Platform Designer na nagpapasimple sa gawain ng pagtukoy at pagsasama ng Nios V processor IP core at iba pang mga IP sa isang Altera FPGA system design. Ang Platform Designer ay awtomatikong lumilikha ng interconnect logic mula sa tinukoy na mataas na antas ng koneksyon. Ang interconnect automation ay nag-aalis ng matagal na gawain ng pagtukoy sa antas ng system na mga koneksyon sa HDL.
© Altera Corporation. Ang Altera, ang logo ng Altera, ang logo ng `a', at iba pang mga marka ng Altera ay mga trademark ng Altera Corporation. Inilalaan ng Altera ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Altera na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan sa sulat ng Altera. Pinapayuhan ang mga customer ng Altera na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Pagkatapos suriin ang mga kinakailangan sa hardware ng system, gagamitin mo ang Quartus Prime para tukuyin ang Nios V processor core, memory, at iba pang bahagi na kailangan ng iyong system. Ang Platform Designer ay awtomatikong bumubuo ng interconnect logic upang isama ang mga bahagi sa hardware system.

2.1.1. Pag-instantiate ng Nios V Processor Altera FPGA IP

Maaari mong i-instantiate ang alinman sa mga processor ng IP core sa Platform Designer IP Catalog Processors at Peripheral Embedded Processor.

Ang IP core ng bawat processor ay sumusuporta sa iba't ibang mga opsyon sa pagsasaayos batay sa natatanging arkitektura nito. Maaari mong tukuyin ang mga pagsasaayos na ito upang mas angkop sa iyong mga pangangailangan sa disenyo.

Talahanayan 1.

Mga Opsyon sa Pag-configure sa Mga Pangunahing Variant

Mga Pagpipilian sa Pag-configure

Nios V/c Processor

Nios V/m Processor

Debug Use Reset Request

—

Mga Traps, Exceptions, at Interrupts

Arkitektura ng CPU

ECC

Mga Cache, Peripheral na Rehiyon at TCM

—

Mga Custom na Tagubilin

—

Lockstep

—

Nios V/g Processor

2.1.1.1. Pag-instantiate ng Nios V/c Compact Microcontroller Altera FPGA IP Figure 4. Nios V/c Compact Microcontroller Altera FPGA IP

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 11

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

2.1.1.1.1. Tab na Arkitektura ng CPU

Talahanayan 2.

Tab na Arkitektura ng CPU

Tampok

Paglalarawan

Paganahin ang Avalon® Interface Pinapagana ang Avalon Interface para sa manager ng pagtuturo at tagapamahala ng data. Kung hindi pinagana, ang system ay gumagamit ng AXI4-Lite interface.

mhartid na halaga ng CSR

· Di-wastong opsyon sa IP. · Huwag gumamit ng mhartid CSR value sa Nios V/c processor.

2.1.1.1.2. Gamitin ang Reset Request Tab

Talahanayan 3.

Gamitin ang Reset Request Tab Parameter

Gamitin ang Reset Request Tab

Paglalarawan

Magdagdag ng Reset Request Interface

· Paganahin ang opsyong ito upang ilantad ang mga lokal na reset port kung saan magagamit ito ng isang lokal na master upang ma-trigger ang Nios V processor na mag-reset nang hindi naaapektuhan ang iba pang bahagi sa isang Nios V processor system.
· Ang reset interface ay binubuo ng isang input resetreq signal at isang output ack signal.
· Maaari kang humiling ng pag-reset sa Nios V processor core sa pamamagitan ng paggigiit ng resetreq signal.
· Ang resetreq signal ay dapat manatiling iginiit hanggang ang processor ay igiit ang ack signal. Ang pagkabigo para sa signal na manatiling iginiit ay maaaring maging sanhi ng processor na nasa isang non-deterministic na estado.
· Ang Nios V processor ay tumugon na ang pag-reset ay matagumpay sa pamamagitan ng paggigiit ng ack signal.
· Pagkatapos na matagumpay na i-reset ang processor, maaaring mangyari ang assertion ng ack signal nang maraming beses nang pana-panahon hanggang sa de-assertion ng resetreq signal.

2.1.1.1.3. Tab na Traps, Exceptions, at Interrupts

Talahanayan 4.

Mga Traps, Exceptions, at Interrupts Tab Parameters

Mga Traps, Exceptions, at Interrupts

Paglalarawan

I-reset ang Ahente

I-reset ang Offset

· Tinutukoy ang offset ng reset vector na nauugnay sa napiling reset agent ng base address. · Ang Platform Designer ay awtomatikong nagbibigay ng default na halaga para sa pag-reset ng offset.

Tandaan:

Nagbibigay ang Platform Designer ng Absolute na opsyon, na nagbibigay-daan sa iyong tumukoy ng ganap na address sa Reset Offset. Gamitin ang opsyong ito kapag ang memorya na nag-iimbak ng reset vector ay nasa labas ng processor system at mga subsystem.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 12

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

2.1.1.1.4. Tab ng ECC

Talahanayan 5.

Tab ng ECC

ECC

I-enable ang Error Detection at Status Reporting

Paglalarawan
· Paganahin ang opsyong ito upang ilapat ang tampok na ECC para sa mga internal na bloke ng RAM ng Nios V processor. · Nakikita ng mga feature ng ECC ang hanggang sa 2-bit na error at tumutugon batay sa sumusunod na gawi:
— Kung ito ay isang correctable error 1-bit, ang processor ay patuloy na gagana pagkatapos itama ang error sa processor pipeline. Gayunpaman, ang pagwawasto ay hindi makikita sa pinagmulang alaala.
— Kung ang error ay hindi naitatama, ang processor ay patuloy na gumagana nang hindi ito itinatama sa processor pipeline at source memory, na maaaring maging sanhi ng processor na pumasok sa isang hindi tiyak na estado.

2.1.1.2. Pag-instantiate ng Nios V/m Microcontroller Altera FPGA IP Figure 5. Nios V/m Microcontroller Altera FPGA IP

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 13

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

2.1.1.2.1. I-debug ang Tab

Talahanayan 6.

I-debug ang Mga Parameter ng Tab

I-debug ang Tab

Paglalarawan

Paganahin ang Debug
Paganahin ang I-reset mula sa Debug Module

· Paganahin ang opsyong ito upang idagdag ang JTAG target na module ng koneksyon sa Nios V processor. · Ang JTAG Ang module ng target na koneksyon ay nagbibigay-daan sa pagkonekta sa Nios V processor sa pamamagitan ng
JTAG interface pin ng FPGA. · Ang koneksyon ay nagbibigay ng mga sumusunod na pangunahing kakayahan:
— Simulan at itigil ang Nios V processor — Suriin at i-edit ang mga rehistro at memorya. — I-download ang Nios V application .elf file sa memorya ng processor sa runtime sa pamamagitan ng
niosv-download. — I-debug ang application na tumatakbo sa Nios V processor · Ikonekta ang dm_agent port sa pagtuturo ng processor at data bus. Tiyakin na ang base address sa pagitan ng parehong mga bus ay pareho.
· Paganahin ang opsyong ito upang ilantad ang dbg_reset_out at ndm_reset_in port. · JTAG debugger o niosv-download -r command na nagpapalitaw ng dbg_reset_out, na
nagbibigay-daan sa Nios V processor na i-reset ang mga peripheral ng system na kumukonekta sa port na ito. · Dapat mong ikonekta ang dbg_reset_out interface sa ndm_reset_in sa halip na i-reset
interface upang ma-trigger ang pag-reset sa core ng processor at module ng timer. Hindi mo dapat ikonekta ang dbg_reset_out interface upang i-reset ang interface upang maiwasan ang hindi tiyak na pag-uugali.

2.1.1.2.2. Gamitin ang Reset Request Tab

Talahanayan 7.

Gamitin ang Reset Request Tab Parameter

Gamitin ang Reset Request Tab

Paglalarawan

Magdagdag ng Reset Request Interface

· Paganahin ang opsyong ito upang ilantad ang mga lokal na reset port kung saan magagamit ito ng isang lokal na master upang ma-trigger ang Nios V processor na mag-reset nang hindi naaapektuhan ang iba pang bahagi sa isang Nios V processor system.
· Ang reset interface ay binubuo ng isang input resetreq signal at isang output ack signal.
· Maaari kang humiling ng pag-reset sa Nios V processor core sa pamamagitan ng paggigiit ng resetreq signal.
· Ang resetreq signal ay dapat manatiling iginiit hanggang ang processor ay igiit ang ack signal. Ang pagkabigo para sa signal na manatiling iginiit ay maaaring maging sanhi ng processor na nasa isang non-deterministic na estado.
· Ang pagpapahayag ng resetreq signal sa debug mode ay walang epekto sa estado ng processor.
· Ang Nios V processor ay tumugon na ang pag-reset ay matagumpay sa pamamagitan ng paggigiit ng ack signal.
· Pagkatapos na matagumpay na i-reset ang processor, maaaring mangyari ang assertion ng ack signal nang maraming beses nang pana-panahon hanggang sa de-assertion ng resetreq signal.

2.1.1.2.3. Tab na Traps, Exceptions, at Interrupts

Talahanayan 8.

Tab na Traps, Exceptions, at Interrupts

Paglalarawan

I-reset ang Ahente

I-reset ang Offset Interrupt Mode

· Tinutukoy ang offset ng reset vector na nauugnay sa napiling reset agent ng base address. · Ang Platform Designer ay awtomatikong nagbibigay ng default na halaga para sa pag-reset ng offset.
Tukoy sa uri ng interrupt controller alinman Direkta o Vectored. Tandaan: Ang Nios V/m non-pipelined na processor ay hindi sumusuporta sa Vectored interrupts.
Samakatuwid, iwasang gamitin ang Vectored interrupt mode kapag ang processor ay nasa Nonpipelined mode.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 14

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Tandaan:

2.1.1.2.4. Arkitektura ng CPU

Talahanayan 9.

Mga Parameter ng Tab ng Arkitektura ng CPU

Arkitektura ng CPU

Paglalarawan

Paganahin ang Pipelining sa CPU

· I-enable ang opsyong ito para ma-instantiate ang pipeline na Nios V/m processor. — Mas mataas ang IPC sa halaga ng mas mataas na logic area at mas mababang Fmax frequency.
· Huwag paganahin ang opsyong ito upang ma-instantiate ang non-pipelined na Nios V/m processor. — May katulad na core performance gaya ng Nios V/c processor. — Sinusuportahan ang kakayahan sa pag-debug at interrupt — Mas mababang lugar ng lohika at mas mataas na dalas ng Fmax sa halaga ng mas mababang IPC.

Paganahin ang Avalon Interface

Pinapagana ang Avalon Interface para sa manager ng pagtuturo at tagapamahala ng data. Kung hindi pinagana, ang system ay gumagamit ng AXI4-Lite interface.

mhartid na halaga ng CSR

· Ang halaga ng rehistro ng Hart ID (mhartid) ay 0 sa default. · Magtalaga ng halaga sa pagitan ng 0 at 4094. · Tugma sa Altera FPGA Avalon Mutex Core HAL API.

Kaugnay na Impormasyon Naka-embed na Gabay sa Gumagamit ng Peripheral IP – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Tab ng ECC
Talahanayan 10. ECC Tab
ECC I-enable ang Error Detection at Status Reporting

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 15

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
2.1.1.3. Pag-instantiate ng Nios V/g General Purpose Processor Altera FPGA IP
Figure 6. Nios V/g General Purpose Processor Altera FPGA IP – Part 1

Larawan 7.

Nios V/g General Purpose Processor Altera FPGA IP – Part 2 (I-off ang Paganahin ang Core Level Interrupt Controller)

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 16

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Larawan 8.

Nios V/g General Purpose Processor Altera FPGA IP – Part 2 (I-on ang Paganahin ang Core Level Interrupt Controller)

Figure 9. Nios V/g General Purpose Processor Altera FPGA IP – Part 3

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 17

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
Figure 10. Nios V/g General Purpose Processor Altera FPGA IP – Part 4

2.1.1.3.1. Arkitektura ng CPU

Talahanayan 11. Mga Parameter ng Arkitektura ng CPU

Tab na Arkitektura ng CPU Paganahin ang Floating Point Unit

Paglalarawan Paganahin ang opsyong ito upang idagdag ang floating-point unit ("F" extension) sa core ng processor.

Paganahin ang Hula ng Sangay

Paganahin ang static na hula sa sangay (Backward Taken at Forward Not Taken) para sa mga tagubilin ng branch.

mhartid na halaga ng CSR

· Ang halaga ng rehistro ng Hart ID (mhartid) ay 0 sa default. · Magtalaga ng halaga sa pagitan ng 0 at 4094. · Tugma sa Altera FPGA Avalon Mutex Core HAL API.

Huwag paganahin ang mga tagubilin sa FSQRT at FDIV para sa FPU

· Alisin ang floating-point square root (FSQRT) at floating-point division (FDIV) na operasyon sa FPU.
· Ilapat ang software emulation sa parehong mga tagubilin sa panahon ng runtime.

Kaugnay na Impormasyon Naka-embed na Gabay sa Gumagamit ng Peripheral IP – Intel FPGA Avalon® Mutex Core

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 18

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

2.1.1.3.2. I-debug ang Tab

Talahanayan 12. Debug Tab Parameter

I-debug ang Tab

Paglalarawan

Paganahin ang Debug
Paganahin ang I-reset mula sa Debug Module

2.1.1.3.3. Lockstep Tab Talahanayan 13. Lockstep Tab
Mga Parameter I-enable ang Lockstep Default Timeout Period I-enable ang Extended Reset Interface

Paglalarawan · Paganahin ang dual core Lockstep system. · Default na halaga ng programmable timeout sa reset exit (sa pagitan ng 0 at 255). · Paganahin ang opsyonal na Extended Reset Interface para sa Extended Reset Control. · Kapag hindi pinagana, ang fRSmartComp ay nagpapatupad ng Basic Reset Control.

2.1.1.3.4. Gamitin ang Reset Request Tab

Talahanayan 14. Gamitin ang Reset Request Tab Parameter

Gamitin ang Reset Request Tab

Paglalarawan

Magdagdag ng Reset Request Interface

· Paganahin ang opsyong ito upang ilantad ang mga lokal na reset port kung saan magagamit ito ng isang lokal na master upang ma-trigger ang Nios V processor na mag-reset nang hindi naaapektuhan ang iba pang bahagi sa isang Nios V processor system.
· Ang reset interface ay binubuo ng isang input resetreq signal at isang output ack signal.
· Maaari kang humiling ng pag-reset sa Nios V processor core sa pamamagitan ng paggigiit ng resetreq signal.
· Ang resetreq signal ay dapat manatiling iginiit hanggang ang processor ay igiit ang ack signal. Ang pagkabigo para sa signal na manatiling iginiit ay maaaring maging sanhi ng processor na nasa isang non-deterministic na estado.
· Ang pagpapahayag ng resetreq signal sa debug mode ay walang epekto sa estado ng processor.
· Ang Nios V processor ay tumugon na ang pag-reset ay matagumpay sa pamamagitan ng paggigiit ng ack signal.
· Pagkatapos na matagumpay na i-reset ang processor, maaaring mangyari ang assertion ng ack signal nang maraming beses nang pana-panahon hanggang sa de-assertion ng resetreq signal.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 19

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

2.1.1.3.5. Tab na Traps, Exceptions, at Interrupts

Talahanayan 15.

Tab na Traps, Exceptions, at Interrupts kapag ang Enable Core Level Interrupt Controller ay Naka-off

Tab na Traps, Exceptions, at Interrupts
I-reset ang Ahente

Paglalarawan
· Ang memorya na nagho-host ng reset vector (ang Nios V processor reset address) kung saan naroroon ang reset code.
· Maaari kang pumili ng anumang memory module na konektado sa Nios V processor instruction master at sinusuportahan ng Nios V processor boot flow bilang reset agent.

I-reset ang Offset

· Tinutukoy ang offset ng reset vector na nauugnay sa napiling reset agent ng base address. · Ang Platform Designer ay awtomatikong nagbibigay ng default na halaga para sa pag-reset ng offset.

Paganahin ang Core Level Interrupt Controller (CLIC)

· I-enable ang CLIC na suportahan ang mga pre-emptive interrupts at configurable interrupt trigger condition.
· Kapag pinagana, maaari mong i-configure ang bilang ng mga interrupts sa platform, itakda ang mga kundisyon ng trigger, at italaga ang ilan sa mga interrupts bilang pre-emptive.

Interrupt Mode Shadow Register Files

Tukuyin ang mga uri ng interrupt bilang Direkta, o Vectored Enable shadow register upang bawasan ang paglipat ng konteksto sa pagkagambala.

Talahanayan 16.

Mga Traps, Exceptions at Interrupts kapag Naka-on ang Enable Core Level Interrupt Controller

Mga Traps, Exceptions, at Interrupts

Mga paglalarawan

I-reset ang Ahente
I-reset ang Offset
Paganahin ang Core Level Interrupt Controller (CLIC)

· Ang memorya na nagho-host ng reset vector (ang Nios V processor reset address) kung saan naroroon ang reset code.
· Maaari kang pumili ng anumang memory module na konektado sa Nios V processor instruction master at sinusuportahan ng Nios V processor boot flow bilang reset agent.
· Tinutukoy ang offset ng reset vector na nauugnay sa napiling reset agent ng base address. · Ang Platform Designer ay awtomatikong nagbibigay ng default na halaga para sa pag-reset ng offset.
· I-enable ang CLIC na suportahan ang mga pre-emptive interrupts at configurable interrupt trigger condition. · Kapag pinagana, maaari mong i-configure ang bilang ng mga pagkagambala sa platform, itakda ang mga kundisyon ng pag-trigger,
at italaga ang ilan sa mga interrupts bilang pre-emptive.

Interrupt Mode

· Tukuyin ang mga uri ng interrupt bilang Direkta, Vectored, o CLIC.

Shadow Register Files

· Paganahin ang rehistro ng anino upang bawasan ang paglipat ng konteksto sa pagkagambala.
· Nag-aalok ng dalawang diskarte:
— Bilang ng mga antas ng pagkagambala ng CLIC
— Bilang ng mga antas ng CLIC interrupt – 1: Ang pagpipiliang ito ay kapaki-pakinabang kapag gusto mo ang bilang ng pagpaparehistro file mga kopya upang magkasya sa eksaktong bilang ng mga bloke ng M20K o M9K.
· Paganahin ang Nios V processor na gumamit ng shadow register files na binabawasan ang paglipat ng konteksto sa itaas kapag naantala.
Para sa karagdagang impormasyon tungkol sa rehistro ng anino files, sumangguni sa Nios V Processor Reference Manual.

Bilang ng mga pinagmumulan ng pagkagambala sa Platform

· Tinutukoy ang bilang ng platform interrupt sa pagitan ng 16 hanggang 2048.
Tandaan: Sinusuportahan ng CLIC ang hanggang 2064 interrupt input, at ang unang 16 na interrupt input ay konektado din sa basic interrupt controller.

CLIC Vector Table Alignment

· Awtomatikong tinutukoy batay sa bilang ng mga pinagmumulan ng pagkagambala sa platform. · Kung gagamit ka ng alignment na mas mababa sa inirerekomendang halaga, pinapataas ng CLIC ang logic
pagiging kumplikado sa pamamagitan ng pagdaragdag ng karagdagang adder upang magsagawa ng mga kalkulasyon ng vectoring. · Kung gagamit ka ng alignment na mas mababa sa inirerekomendang halaga, magreresulta ito sa pagtaas
pagiging kumplikado ng lohika sa CLIC.
nagpatuloy...

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 20

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Mga Traps, Exceptions, at Interrupts
Bilang ng mga Antas ng Interrupt
Bilang ng mga Interrupt Priyoridad sa bawat antas
Configurable interrupt polarity Support edge triggered interrupts

Mga paglalarawan
· Tinutukoy ang bilang ng mga antas ng interrupt na may karagdagang antas 0 para sa code ng aplikasyon. Ang mga pagkaantala ng mas mataas na antas ay maaaring makagambala (mag-pre-empt) sa isang tumatakbong handler para sa isang mas mababang antas na interrupt.
· Sa mga hindi-zero na antas ng interrupt bilang tanging mga opsyon para sa mga interrupt, ang application code ay palaging nasa pinakamababang antas 0. Tandaan: Ang run-time na configuration ng antas ng interrupt at priyoridad ay ginagawa sa isang solong 8-bit na rehistro. Kung ang bilang ng mga antas ng interrupt ay 256, hindi posibleng i-configure ang priyoridad ng interrupt sa run-time. Kung hindi, ang maximum na bilang ng mga priyoridad na maaaring i-configure ay 256 / (bilang ng mga antas ng interrupt – 1).
· Tinutukoy ang bilang ng mga priyoridad ng interrupt, na ginagamit ng CLIC upang matukoy ang pagkakasunud-sunod kung saan tinawag ang mga non-pre-empting interrupt handler. Tandaan: Ang pagsasama-sama ng mga binary na halaga ng napiling antas ng interrupt at napiling priyoridad ng interrupt ay dapat na mas mababa sa 8 bits.
· Binibigyang-daan kang i-configure ang interrupt polarity sa panahon ng runtime. · Default na polarity ay positibong polarity.
· Binibigyang-daan kang i-configure ang kondisyon ng interrupt trigger sa panahon ng runtime, ibig sabihin, high-level triggered o positive-edge triggered (kapag positibo ang interrupt polarity sa Configurable interrupt polarity).
· Default na kundisyon ng trigger ay level triggered interrupt.

Tandaan:

Kaugnay na Impormasyon Nios® V Processor Reference Manual

2.1.1.3.6. Tab ng Mga Configuration ng Memory

Talahanayan 17. Mga Parameter ng Tab ng Configuration ng Memory

Kategorya

Tab ng Pag-configure ng Memory

Paglalarawan

Mga cache

Laki ng Data Cache

· Tinutukoy ang laki ng data cache. · Ang mga wastong laki ay mula 0 kilobytes (KB) hanggang 16 KB. · I-off ang data cache kapag ang laki ay 0 KB.

Laki ng Cache ng Tagubilin

· Tinutukoy ang laki ng cache ng pagtuturo. · Ang mga wastong laki ay mula 0 KB hanggang 16 KB. · I-off ang cache ng pagtuturo kapag ang laki ay 0 KB.

Peripheral na Rehiyon A at B

Sukat

· Tinutukoy ang laki ng paligid na rehiyon.
· Ang mga wastong laki ay mula 64 KB hanggang 2 gigabytes (GB), o Wala. Hindi pinapagana ng pagpili sa Wala ang peripheral na rehiyon.

Batayang Address

· Tinutukoy ang base address ng peripheral region pagkatapos mong piliin ang laki.
· Lahat ng mga address sa peripheral na rehiyon ay gumagawa ng hindi na-cacheable na mga access sa data.
· Ang address ng base ng peripheral na rehiyon ay dapat na nakahanay sa laki ng peripheral na rehiyon.

Tightly Coupled Memories

Sukat

· Tinutukoy ang laki ng mahigpit na pinagsamang memorya. — Ang mga wastong laki ay mula 0 MB hanggang 512 MB.

Base Address Initialization File

· Tinutukoy ang base address ng mahigpit na pinagsamang memorya. · Tinutukoy ang pagsisimula file para sa mahigpit na pinagsamang memorya.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 21

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Tandaan:

Sa isang Nios V processor system na naka-enable ang cache, dapat mong ilagay ang mga peripheral ng system sa loob ng isang peripheral na rehiyon. Maaari kang gumamit ng mga peripheral na rehiyon upang tukuyin ang isang hindi na-cacheable na transaksyon para sa mga peripheral tulad ng UART, PIO, DMA, at iba pa.

2.1.1.3.7. Tab ng ECC

Talahanayan 18. ECC Tab
ECC I-enable ang Error Detection at Status Reporting
Paganahin ang Single Bit Correction

Paglalarawan
· Paganahin ang opsyong ito upang ilapat ang tampok na ECC para sa mga internal na bloke ng RAM ng Nios V processor. · Nakikita ng mga feature ng ECC ang hanggang sa 2-bit na error at tumutugon batay sa sumusunod na gawi:
— Kung ito ay isang naitatama na single bit error at ang Enable Single Bit Correction ay naka-off, ang processor ay patuloy na gagana pagkatapos itama ang error sa processor pipeline. Gayunpaman, ang pagwawasto ay hindi makikita sa pinagmulang alaala.
— Kung ito ay isang naitatama na single bit error at ang Enable Single Bit Correction ay naka-on, ang processor ay patuloy na gagana pagkatapos itama ang error sa processor pipeline at ang source memory.
— Kung ito ay isang hindi naitatama na error, ihihinto ng processor ang operasyon nito.
I-enable ang single bit correction sa mga naka-embed na memory block sa core.

2.1.1.3.8. Tab ng Custom na Tagubilin

Tandaan:

Available lang ang tab na ito para sa Nios V/g processor core.

Custom na Tagubilin Nios V Custom Instruction Hardware Interface Table
Nios V Custom Instruction Software Macro Table

Paglalarawan
· Ginagamit ng Nios V processor ang talahanayang ito upang tukuyin ang mga custom na interface ng manager ng pagtuturo.
· Ang mga tinukoy na custom na interface ng manager ng pagtuturo ay natatanging naka-encode ng isang Opcode (CUSTOM0-3) at 3 bits ng funct7[6:4].
· Maaari mong tukuyin ang hanggang sa kabuuang 32 indibidwal na mga interface ng tagapamahala ng custom na pagtuturo.
· Ang Nios V processor ay gumagamit ng talahanayang ito ay ginagamit upang tukuyin ang mga custom na pagtuturo ng software encoding para sa mga tinukoy na custom na interface ng manager ng pagtuturo.
· Para sa bawat tinukoy na custom na pag-encode ng software ng pagtuturo, ang Opcode (CUSTOM0-3) at 3 bits ng funct7[6:4] na pag-encode ay dapat na magkaugnay sa isang tinukoy na custom na interface ng manager ng pagtuturo sa pag-encode sa Custom Instruction Hardware Interface Table.
· Maaari mong gamitin ang funct7[6:4], funct7[3:0], at funct3[2:0] upang tukuyin ang karagdagang pag-encode para sa isang partikular na custom na pagtuturo, o tinukoy bilang Xs na ipapasa bilang mga karagdagang argumento ng pagtuturo.
· Ang Nios V processor ay nagbibigay ng tinukoy na custom instruction software encodings bilang nabuong C-macros sa system.h, at sundin ang R-type na RISC-V na format ng pagtuturo.
· Maaaring gamitin ang Mnemonics upang tukuyin ang mga custom na pangalan para sa: — Ang nabuong C-Macros sa system.h.
— Ang nabuong GDB debug mnemonics sa custom_instruction_debug.xml.

Kaugnay na Impormasyon
AN 977: Custom na Instruksyon ng Nios V Processor Para sa higit pang impormasyon tungkol sa mga custom na tagubilin na nagbibigay-daan sa iyong i-customize ang Nios® V processor upang matugunan ang mga pangangailangan ng isang partikular na application.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 22

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
2.1.2. Pagtukoy sa Disenyo ng Component ng System
Gamitin ang Platform Designer upang tukuyin ang mga katangian ng hardware ng Nios V processor system at idagdag ang mga gustong bahagi. Ang sumusunod na diagram ay nagpapakita ng pangunahing disenyo ng system ng Nios V processor na may mga sumusunod na bahagi: · Nios V processor core · On-Chip Memory · JTAG UART · Interval Timer (opsyonal)(1)
Kapag ang isang bagong On-Chip Memory ay idinagdag sa isang Platform Designer system, isagawa ang Sync System Infos upang ipakita ang mga idinagdag na bahagi ng memory sa pag-reset. Bilang kahalili, maaari mong paganahin ang Auto Sync sa Platform Designer upang awtomatikong ipakita ang mga pinakabagong pagbabago sa bahagi
Larawan 11. HalampAng koneksyon ng Nios V processor sa iba pang peripheral sa Platform Designer

(1) May opsyon kang gamitin ang mga feature ng Nios V Internal Timer para palitan ang external na Interval Timer sa Platform Designer.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 23

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
Dapat mo ring tukuyin ang mga operation pin upang i-export bilang conduit sa iyong Platform Designer system. Para kay example, ang isang wastong FPGA system operation pin list ay tinukoy bilang sa ibaba ngunit hindi limitado sa:
· Orasan
· I-reset
· Mga signal ng I/O
2.1.3. Pagtukoy sa Mga Base Address at Mga Priyoridad sa Kahilingan sa Pag-antala
Upang tukuyin kung paano nakikipag-ugnayan ang mga bahaging idinagdag sa disenyo upang bumuo ng isang system, kailangan mong magtalaga ng mga base address para sa bawat bahagi ng ahente at magtalaga ng mga priyoridad ng interrupt request (IRQ) para sa JTAG UART at ang interval timer. Nagbibigay ang Platform Designer ng command – Magtalaga ng Mga Base Address – na awtomatikong nagtatalaga ng wastong base address sa lahat ng bahagi sa isang system. Gayunpaman, maaari mong ayusin ang mga base address batay sa iyong mga pangangailangan.
Ang mga sumusunod ay ilang mga alituntunin para sa pagtatalaga ng mga base address:
· Ang Nios V processor core ay may 32-bit address span. Upang ma-access ang mga bahagi ng ahente, ang kanilang base address ay dapat nasa pagitan ng 0x00000000 at 0xFFFFFFFF.
· Ang mga programa ng Nios V ay gumagamit ng mga simbolikong constant upang sumangguni sa mga address. Hindi mo kailangang pumili ng mga halaga ng address na madaling matandaan.
· Ang mga halaga ng address na nag-iiba ng mga bahagi na may isang maliit na pagkakaiba sa address ay gumagawa ng mas mahusay na hardware. Hindi mo kailangang i-compact ang lahat ng base address sa pinakamaliit na posibleng hanay ng address dahil ang compacting ay maaaring lumikha ng hindi gaanong mahusay na hardware.
· Hindi sinusubukan ng Platform Designer na ihanay ang magkahiwalay na bahagi ng memorya sa magkadikit na hanay ng memorya. Para kay exampAt, kung gusto mo ng maramihang bahagi ng On-Chip Memory na matutugunan bilang isang magkadikit na hanay ng memorya, dapat kang tahasang magtalaga ng mga base address.
Nagbibigay din ang Platform Designer ng automation command - Magtalaga ng Mga Interrupt Number na nag-uugnay sa mga signal ng IRQ upang makagawa ng mga wastong resulta ng hardware. Gayunpaman, ang epektibong pagtatalaga ng mga IRQ ay nangangailangan ng pag-unawa sa pangkalahatang gawi sa pagtugon ng system. Ang Platform Designer ay hindi maaaring gumawa ng mga edukadong hula tungkol sa pinakamahusay na pagtatalaga ng IRQ.
Ang pinakamababang halaga ng IRQ ay may pinakamataas na priyoridad. Sa isang perpektong sistema, inirerekomenda ng Altera na ang bahagi ng timer ay magkaroon ng pinakamataas na priyoridad na IRQ, ibig sabihin, ang pinakamababang halaga, upang mapanatili ang katumpakan ng tik ng orasan ng system.
Sa ilang sitwasyon, maaari kang magtalaga ng mas mataas na priyoridad sa mga real time na peripheral (gaya ng mga video controller), na nangangailangan ng mas mataas na rate ng interrupt kaysa sa mga bahagi ng timer.
Kaugnay na Impormasyon
Gabay sa Gumagamit ng Quartus Prime Pro Edition: Higit pang impormasyon tungkol sa paggawa ng System na may Platform Designer.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 24

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
2.2. Pagsasama ng Platform Designer System sa Quartus Prime Project
Pagkatapos mabuo ang disenyo ng Nios V system sa Platform Designer, gawin ang mga sumusunod na gawain upang isama ang module ng Nios V system sa proyektong disenyo ng Quartus Prime FPGA. · I-instantiate ang Nios V system module sa Quartus Prime project · Ikonekta ang mga signal mula sa Nios V system module sa iba pang signal sa FPGA logic · Magtalaga ng pisikal na lokasyon ng mga pin · Limitahan ang disenyo ng FPGA
2.2.1. Pag-instantiate ng Nios V Processor System Module sa Quartus Prime Project
Ang Platform Designer ay bumubuo ng isang system module design entity na maaari mong i-instantiate sa Quartus Prime. Kung paano mo i-instantiate ang system module ay depende sa paraan ng pagpasok ng disenyo para sa pangkalahatang proyekto ng Quartus Prime. Para kay exampAt, kung gumagamit ka ng Verilog HDL para sa pagpasok ng disenyo, i-instantiate ang module ng system na batay sa Verilog. Kung mas gusto mong gamitin ang paraan ng block diagram para sa pagpasok ng disenyo, gumawa ng isang simbolo ng system module na .bdf file.
2.2.2. Pagkonekta ng mga Signal at Pagtatalaga ng Mga Lokasyon ng Pisikal na Pin
Upang ikonekta ang iyong Altera FPGA na disenyo sa iyong board-level na disenyo, gawin ang mga sumusunod na gawain: · Tukuyin ang pinakamataas na antas file para sa iyong disenyo at mga signal upang kumonekta sa panlabas na Altera
Mga pin ng device ng FPGA. · Unawain kung aling mga pin ang ikokonekta sa pamamagitan ng iyong board-level na disenyo ng gabay sa gumagamit o
mga eskematiko. · Magtalaga ng mga signal sa top-level na disenyo sa mga port sa iyong Altera FPGA device na may pin
mga kasangkapan sa pagtatalaga.
Ang iyong Platform Designer system ay maaaring ang pinakamataas na antas ng disenyo. Gayunpaman, ang Altera FPGA ay maaari ding magsama ng karagdagang lohika batay sa iyong mga pangangailangan at sa gayon ay nagpapakilala ng isang custom na pinakamataas na antas file. Ang pinakamataas na antas file nag-uugnay sa mga signal ng module ng system ng Nios V sa iba pang lohika ng disenyo ng Altera FPGA.
Mga Kaugnay na Impormasyon Quartus Prime Pro Edition User Guide: Design Constraints
2.2.3. Pinipigilan ang Altera FPGA Design
Kasama sa wastong disenyo ng Altera FPGA system ang mga hadlang sa disenyo upang matiyak na ang disenyo ay nakakatugon sa pagsasara ng timing at iba pang mga kinakailangan sa paghihigpit ng lohika. Dapat mong pilitin ang iyong disenyo ng Altera FPGA upang matugunan ang mga kinakailangang ito nang tahasan gamit ang mga tool na ibinigay sa software ng Quartus Prime o mga third-party na EDA provider. Ginagamit ng Quartus Prime software ang ibinigay na mga hadlang sa panahon ng compilation phase para makuha ang pinakamabuting resulta ng placement.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 25

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
Kaugnay na Impormasyon · Gabay sa Gumagamit ng Quartus Prime Pro Edition: Mga Harang sa Disenyo · Mga Third-party na EDA Partners · Gabay sa Gumagamit ng Quartus Prime Pro Edition: Timing Analyzer
2.3. Pagdidisenyo ng Nios V Processor Memory System
Inilalarawan ng seksyong ito ang pinakamahuhusay na kagawian para sa pagpili ng mga memory device sa isang Platform Designer na naka-embed na system na may Nios V processor at pagkamit ng pinakamabuting performance. Ang mga memory device ay gumaganap ng isang kritikal na papel sa pagpapabuti ng pangkalahatang pagganap ng isang naka-embed na system. Iniimbak ng naka-embed na memorya ng system ang mga tagubilin at data ng programa.
2.3.1. Volatile Memory
Ang pangunahing pagkakaiba sa isang uri ng memorya ay ang pagkasumpungin. Ang pabagu-bagong memorya ay nagtataglay lamang ng mga nilalaman nito habang nagbibigay ka ng kapangyarihan sa memorya ng aparato. Sa sandaling alisin mo ang kapangyarihan, ang memorya ay mawawala ang mga nilalaman nito.
ExampAng mga pabagu-bago ng memorya ay RAM, cache, at mga rehistro. Ito ay mga uri ng mabilis na memorya na nagpapataas ng pagganap sa pagpapatakbo. Inirerekomenda ng Altera na i-load at isagawa mo ang mga tagubilin ng processor ng Nios V sa RAM at ipares ang Nios V IP core sa On-Chip Memory IP o External Memory Interface IP para sa pinakamabuting performance.
Para mapahusay ang performance, maaari mong alisin ang mga karagdagang bahagi ng adaptation ng Platform Designer sa pamamagitan ng pagtutugma ng uri o lapad ng interface ng data manager ng Nios V sa boot RAM. Para kay exampKaya, maaari mong i-configure ang On-Chip Memory II na may 32-bits na AXI-4 interface, na tumutugma sa interface ng Nios V data manager.
Kaugnay na Impormasyon · External Memory Interfaces IP Support Center · On-Chip Memory (RAM o ROM) Altera FPGA IP · On-Chip Memory II (RAM o ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place mula sa OCRAM sa pahina 54
2.3.1.1. On-Chip Memory Configuration RAM o ROM
Maaari mong i-configure ang Altera FPGA On-Chip Memory IPs bilang RAM o ROM. · Ang RAM ay nagbibigay ng kakayahang magbasa at magsulat at may likas na pabagu-bago. Kung ikaw ay
pagbo-boot ng Nios V processor mula sa isang On-Chip RAM, dapat mong tiyakin na ang nilalaman ng boot ay napanatili at hindi masira kung sakaling ma-reset sa oras ng pagtakbo. · Kung ang isang Nios V processor ay nagbo-boot mula sa ROM, ang anumang software bug sa Nios V processor ay hindi maaaring magkamali sa pag-overwrite sa mga nilalaman ng On-Chip Memory. Kaya, binabawasan ang panganib ng katiwalian ng boot software.
Kaugnay na Impormasyon · On-Chip Memory (RAM o ROM) Altera FPGA IP · On-Chip Memory II (RAM o ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place mula sa OCRAM sa pahina 54

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 26

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
2.3.1.2. Mga cache
Karaniwang ginagamit ang on-chip memory para ipatupad ang functionality ng cache dahil sa mababang latency ng mga ito. Ang Nios V processor ay gumagamit ng on-chip memory para sa pagtuturo nito at mga data cache. Ang limitadong kapasidad ng on-chip memory ay karaniwang hindi isang isyu para sa mga cache dahil ang mga ito ay karaniwang maliit.
Ang mga cache ay karaniwang ginagamit sa ilalim ng mga sumusunod na kondisyon:
· Ang regular na memorya ay matatagpuan sa labas ng chip at may mas mahabang oras ng pag-access kaysa sa on-chip na memorya.
· Ang mga seksyong kritikal sa pagganap ng software code ay maaaring magkasya sa cache ng pagtuturo, na nagpapahusay sa pagganap ng system.
· Ang pinakamahalaga sa pagganap, pinakamadalas na ginagamit na seksyon ng data ay maaaring magkasya sa data cache, pagpapabuti ng pagganap ng system.
Ang pagpapagana ng mga cache sa Nios V processor ay lumilikha ng memory hierarchy, na nagpapaliit sa oras ng pag-access sa memorya.
2.3.1.2.1. Peripheral na rehiyon
Hindi dapat naka-cache ang anumang naka-embed na peripheral IP, gaya ng UART, I2C, at SPI. Ang cache ay lubos na inirerekomenda para sa mga panlabas na alaala na apektado ng mahabang oras ng pag-access, habang ang mga panloob na memorya sa chip ay maaaring hindi kasama dahil sa kanilang maikling oras ng pag-access. Hindi mo dapat i-cache ang anumang mga naka-embed na peripheral IP, gaya ng UART, I2C, at SPI, maliban sa mga alaala. Mahalaga ito dahil ang mga kaganapan mula sa mga panlabas na device, tulad ng mga ahente ng device na nag-a-update ng malambot na mga IP, ay hindi nakukuha ng cache ng processor, at hindi rin natatanggap ng processor. Bilang resulta, maaaring hindi mapansin ang mga kaganapang ito hanggang sa ma-flush mo ang cache, na maaaring humantong sa hindi sinasadyang pag-uugali sa iyong system. Sa buod, ang memory-mapped na rehiyon ng mga naka-embed na peripheral na IP ay hindi na-cache at dapat na nasa loob ng mga peripheral na rehiyon ng processor.
Upang magtakda ng peripheral na rehiyon, sundin ang mga hakbang na ito:
1. Buksan ang Address Map ng system sa Platform Designer.
2. Mag-navigate sa address map ng Instruction Manager at Data Manager ng processor.
3. Kilalanin ang mga peripheral at mga alaala sa iyong system.
Larawan 12. Halample ng Address Map

Tandaan: Ang mga asul na arrow ay tumuturo sa mga alaala. 4. Igrupo ang mga peripheral:
a. Memorya bilang na-cacheable b. Mga peripheral bilang hindi na-cache

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 27

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Talahanayan 19. Na-cache at Hindi Na-cache na Rehiyon

nasasakupan

Mapa ng Address

Katayuan

Peripheral na Rehiyon

Sukat

Batayang Address

user_application_mem.s1

0x0 ~ 0x3ffff

Nai-cache

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 bytes N/A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

144 bytes (ang min na laki ay 65536 bytes)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Hindi ma-cache

uart.avalon_jtag_alipin

0x54088 ~ 0x5408f

Hindi ma-cache

5. Ihanay ang mga peripheral na rehiyon sa kanilang mga partikular na laki:
· Para sa halample, kung ang laki ay 65536 bytes, tumutugma ito sa 0x10000 bytes. Samakatuwid, ang pinapayagang base address ay dapat na isang multiple ng 0x10000.
· Gumagamit ang CPU.dm_agent ng base address na 0x40000, na isang multiple ng 0x10000. Bilang resulta, ang Peripheral Region A, na may sukat na 65536 bytes at isang base address na 0x40000, ay nakakatugon sa mga kinakailangan.
· Ang base address ng koleksyon ng mga hindi na-cache na rehiyon sa 0x54000 ay hindi isang multiple ng 0x10000. Dapat mong italaga muli ang mga ito sa 0x60000 o iba pang multiple ng 0x10000. Kaya, ang Peripheral Region B, na may sukat na 65536 bytes at isang base address na 0x60000, ay nakakatugon sa pamantayan.

Talahanayan 20. Na-cache at Hindi Na-cache na Rehiyon na may Reassignment

nasasakupan

Mapa ng Address

Katayuan

Peripheral na Rehiyon

Sukat

Batayang Address

user_application_mem.s1

0x0 ~ 0x3ffff

Nai-cache

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Hindi ma-cache na 65536 bytes

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Nai-cache

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable

144 bytes (ang min na laki ay 65536 bytes)

0x60000

uart.avalon_jtag_alipin

0x60088 ~ 0x6008f

Hindi ma-cache

2.3.1.3. Tightly Coupled Memory
Ang mga Tightly coupled memory (TCM) ay ipinapatupad gamit ang on-chip memory dahil ang mababang latency nito ay ginagawang angkop sa gawain. Ang mga TCM ay mga alaalang nakamapa sa tipikal na espasyo ng address ngunit may nakalaang interface sa microprocessor at nagtataglay ng mataas na pagganap, mababang latency na mga katangian ng memorya ng cache. Nagbibigay din ang TCM ng subordinate na interface para sa panlabas na host. Ang processor at external na host ay may parehong antas ng pahintulot na pangasiwaan ang TCM.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 28

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Tandaan:

Kapag ang TCM subordinate port ay konektado sa isang panlabas na host, ito ay maaaring ipakita na may ibang base address kaysa sa base address na nakatalaga sa processor core. Inirerekomenda ng Altera na ihanay ang parehong mga address sa parehong halaga.

2.3.1.4. External Memory Interface (EMIF)
Ang EMIF (External Memory Interface) ay gumagana nang katulad ng SRAM (Static Random Access Memory), ngunit ito ay dynamic at nangangailangan ng pana-panahong pag-refresh upang mapanatili ang nilalaman nito. Ang mga dynamic na memory cell sa EMIF ay mas maliit kaysa sa mga static na memory cell sa SRAM, na nagreresulta sa mas mataas na kapasidad at mas murang mga memory device.
Bilang karagdagan sa kinakailangan sa pag-refresh, ang EMIF ay may mga partikular na kinakailangan sa interface na kadalasang nangangailangan ng espesyal na hardware ng controller. Hindi tulad ng SRAM, na may nakapirming hanay ng mga linya ng address, inaayos ng EMIF ang memory space nito sa mga bangko, row, at column. Ang paglipat sa pagitan ng mga bangko at mga hilera ay nagpapakilala ng ilang overhead, kaya dapat mong maingat na mag-order ng mga access sa memorya upang magamit nang mahusay ang EMIF. Ang EMIF ay nagpaparami rin ng mga address ng row at column sa parehong mga linya ng address, na binabawasan ang bilang ng mga pin na kinakailangan para sa isang partikular na laki ng EMIF.
Ang mga mas mataas na bilis na bersyon ng EMIF, tulad ng DDR, DDR2, DDR3, DDR4, at DDR5, ay nagpapataw ng mahigpit na mga kinakailangan sa integridad ng signal na dapat isaalang-alang ng mga PCB designer.
Ang mga EMIF device ay kabilang sa mga pinaka-cost-effective at mataas na kapasidad na mga uri ng RAM na magagamit, na ginagawa itong isang popular na opsyon. Ang pangunahing bahagi ng isang EMIF interface ay ang EMIF IP, na namamahala sa mga gawaing nauugnay sa pagtugon sa multiplexing, pagre-refresh, at paglipat sa pagitan ng mga row at bangko. Binibigyang-daan ng disenyong ito ang natitirang bahagi ng system na ma-access ang EMIF nang hindi kailangang maunawaan ang panloob na arkitektura nito.

Kaugnay na Impormasyon Mga Interface ng External Memory IP Support Center

2.3.1.4.1. Address Span Extender IP
Ang Address Span Extender Altera FPGA IP ay nagbibigay-daan sa memory-mapped host interface na mag-access ng mas malaki o mas maliit na address map kaysa sa lapad ng kanilang mga address signal. Hinahati ng Address Span Extender IP ang naa-address na espasyo sa maraming magkakahiwalay na bintana upang ma-access ng host ang naaangkop na bahagi ng memorya sa pamamagitan ng window.
Hindi nililimitahan ng Address Span Extender ang mga lapad ng host at ahente sa isang 32-bit at 64bit na configuration. Maaari mong gamitin ang Address Span Extender na may 1-64 bit address window.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 29

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Figure 13. Address Span Extender Altera FPGA IP
Address ng Salita ng Ahente

Address Span Extender

Mapping Table
Kontrolin ang Port A

…

Control Register 0 Control Register Z-1

Pinalawak na Host Address H

Kaugnay na Impormasyon
Gabay sa Gumagamit ng Quartus® Prime Pro Edition: Platform Designer Sumangguni sa paksang Address Span Extender Intel® FPGA IP para sa higit pang impormasyon.

2.3.1.4.2. Paggamit ng Address Span Extender IP na may Nios V Processor
Ang 32-bit na Nios V processor ay maaaring tumugon ng hanggang 4 GB ng isang address span. Kung ang EMIF ay naglalaman ng higit sa 4GB ng memorya, ito ay lumampas sa maximum na suportadong address span, na nagre-render sa Platform Designer system bilang mali. Ang isang Address Span Extender IP ay kinakailangan upang malutas ang isyung ito sa pamamagitan ng paghahati ng isang solong EMIF address space sa maramihang mas maliliit na window.
Inirerekomenda ng Altera na isaalang-alang mo ang mga sumusunod na parameter.

Talahanayan 21. Address Span Extender Parameter

Parameter

Inirekumendang Mga Setting

Lapad ng Datapath
Pinalawak na Master Byte Address Width

Pumili ng 32-bits, na nauugnay sa 32-bit na processor. Depende sa laki ng memorya ng EMIF.

Alipin Word Address Lapad Burstcount Lapad

Pumili ng 2 GB o mas kaunti. Ang natitirang address span ng Nios V processor ay nakalaan para sa iba pang naka-embed na soft IP.
Magsimula sa 1 at unti-unting taasan ang value na ito para mapahusay ang performance.

Bilang ng mga sub-window

Pumili ng 1 sub-window kung ikinokonekta mo ang EMIF sa Nios V processor bilang pagtuturo at memory ng data, o pareho. Ang paglipat sa pagitan ng maraming sub-windows habang ang Nios V na processor ay gumagana mula sa EMIF ay mapanganib.

Paganahin ang Slave Control Port

I-disable ang slave control port kung ikinokonekta mo ang EMIF sa Nios V processor bilang pagtuturo at/o memory ng data. Parehong alalahanin bilang Bilang ng mga sub-window.

Pinakamataas na Nakabinbing Pagbasa

Magsimula sa 1 at unti-unting taasan ang value na ito para mapahusay ang performance.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 30

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
Figure 14. Pagkonekta ng Instruksyon at Data Manager sa Address ng Span Extender

Figure 15. Address Mapping

Pansinin na maa-access ng Address Span Extender ang buong 8GB memory space ng EMIF. Gayunpaman, sa pamamagitan ng Address Span Extender, ang Nios V processor ay makaka-access lamang sa unang 1GB memory space ng EMIF.

Larawan 16. Pinasimpleng Block Diagram

Sistema ng Disenyo ng Platform

Natitirang 3 GB

Address ng processor ng Nios V

ang span ay para sa naka-embed

NNioios sVV PProrocecsesosor r
M

malambot na IP sa parehong sistema.
1 GB na window

Span ng Address

Extender

Tanging ang unang 1 GB

ng EMIF memory ay konektado sa Nios V

EMIF

processor.

8 GB
S

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 31

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
2.3.1.4.3. Pagtukoy sa Address Span Extender Linker Memory Device 1. Tukuyin ang Address Span Extender (EMIF) bilang reset vector. Bilang kahalili, maaari mong italaga ang Nios V processor reset vector sa iba pang memorya, gaya ng OCRAM o mga flash device.
Figure 17. Maramihang Opsyon bilang Reset Vector
Gayunpaman, hindi maaaring awtomatikong irehistro ng Board Support Package (BSP) Editor ang Address Span Extender (EMIF) bilang isang wastong memorya. Depende sa pinili mong ginawa, makikita mo ang dalawang magkaibang sitwasyon tulad ng ipinapakita sa mga sumusunod na figure. Figure 18. BSP Error kapag Tinutukoy ang Address Span Extender (EMIF) bilang Reset Vector

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 32

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
Figure 19. Nawawalang EMIF kapag Tinutukoy ang Iba Pang Mga Alaala bilang I-reset ang Vector

2. Dapat mong manual na idagdag ang Address Span Extender (EMIF) gamit ang Add Memory Device, Add Linker Memory Region, at Add Linker Section Mappings sa BSP Linker Script tab.
3. Sundin ang mga hakbang na ito:
a. Tukuyin ang address span ng Address Span Extender gamit ang Memory Map (Ang example sa sumusunod na figure ay gumagamit ng hanay ng Address Span Extender mula 0x0 hanggang 0x3fff_ffff).
Larawan 20. Memory Map

b. I-click ang Add Memory Device, at punan batay sa impormasyon sa Memory Map ng iyong disenyo: i. Pangalan ng Device: emif_ddr4. Tandaan: Tiyaking kopyahin mo ang parehong pangalan mula sa Memory Map. ii. Base Address: 0x0 iii. Sukat: 0x40000000
c. I-click ang Magdagdag upang magdagdag ng bagong rehiyon ng memory ng linker:

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 33

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Talahanayan 22. Pagdaragdag ng Linker Memory Region

Mga hakbang

I-reset ang Vector

emif_ddr4

Iba pang mga alaala

Magdagdag ng bagong Linker Memory Region na tinatawag na reset. Magdagdag ng bagong Linker Memory Region para sa

· Pangalan ng Rehiyon: i-reset

emif_ddr4.

· Laki ng Rehiyon: 0x20

· Pangalan ng Rehiyon: emif_ddr4

· Memorya Device: emif_ddr4

· Laki ng Rehiyon: 0x40000000

· Offset ng Memory: 0x0

· Memorya Device: emif_ddr4

· Offset ng Memory: 0x0

Magdagdag ng bagong Linker Memory Region para sa

natitirang emif_ddr4.

· Pangalan ng Rehiyon: emif_ddr4

· Laki ng Rehiyon: 0x3fffffe0

· Memorya Device: emif_ddr4

· Offset ng Memory: 0x20

Figure 21. Rehiyon ng Linker kapag Tinutukoy ang Address Span Extender (EMIF) bilang Reset Vector

Figure 22. Rehiyon ng Linker kapag Tinutukoy ang Iba Pang Mga Alaala bilang I-reset ang Vector
d. Kapag naidagdag na ang emif_ddr4 sa BSP, maaari mo itong piliin para sa anumang Linker Section.
Figure 23. Matagumpay na Nagdagdag ng Address Span Extender (EMIF).

e. Huwag pansinin ang babala tungkol sa Memory device na emif_ddr4 ay hindi nakikita sa disenyo ng SOPC.
f. Magpatuloy sa Bumuo ng BSP.
Kaugnay na Impormasyon Panimula sa Nios V Processor Booting Methods sa pahina 51

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 34

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
2.3.2. Non-Volatile Memory
Hindi pabagu-bago ng isip na memorya ay nagpapanatili ng mga nilalaman nito kapag ang kapangyarihan ay naka-off, na ginagawa itong isang mahusay na pagpipilian para sa pag-iimbak ng impormasyon na dapat makuha ng system pagkatapos ng isang ikot ng kapangyarihan ng system. Ang non-volatile memory ay karaniwang nag-iimbak ng processor boot-code, persistent application settings, at Altera FPGA configuration data. Kahit na ang non-volatile memory ay may advantagDahil sa pagpapanatili ng data nito kapag tinanggal mo ang kuryente, mas mabagal ito kumpara sa volatile memory, at kadalasan ay mas kumplikadong pagsulat atasinmga pamamaraan. Ang non-volatile memory ay kadalasang ginagarantiyahan lamang na mabubura sa isang takdang bilang ng beses, at pagkatapos nito ay maaari itong mabigo.
ExampKasama sa mga hindi pabagu-bagong memorya ang lahat ng uri ng flash, EPROM, at EEPROM. Inirerekomenda sa iyo ng Altera na mag-imbak ng mga bitstream ng Altera FPGA at mga imahe ng programa ng Nios V sa isang hindi pabagu-bagong memorya, at gumamit ng serial flash bilang boot device para sa mga processor ng Nios V.
Kaugnay na Impormasyon
· Generic na Serial Flash Interface Altera FPGA IP User Guide
· Mailbox Client Altera FPGA IP User Guide · MAX® 10 User Flash Memory Gabay sa Gumagamit: On-Chip Flash Altera FPGA IP Core
2.4. Pinakamahuhusay na Kasanayan sa Mga Orasan at Pag-reset
Ang pag-unawa kung paano nakikipag-ugnayan ang Nios V processor clock at reset domain sa bawat peripheral na kinokonekta nito ay mahalaga. Ang isang simpleng Nios V processor system ay nagsisimula sa isang domain ng orasan, at maaari itong maging kumplikado sa isang multi-clock na domain system kapag ang isang mabilis na clock na domain ay nabangga sa isang mabagal na domain ng orasan. Kailangan mong tandaan at unawain kung paano ang magkakaibang mga domain na ito ay nagkakasunod-sunod mula sa pag-reset at tiyaking walang anumang mga banayad na problema.
Para sa pinakamahusay na kasanayan, inirerekomenda ng Altera ang paglalagay ng Nios V processor at boot memory sa parehong domain ng orasan. Huwag bitawan ang Nios V processor mula sa pag-reset sa isang domain ng mabilis na orasan kapag nag-boot ito mula sa isang memorya na nasa isang napakabagal na domain ng orasan, na maaaring magdulot ng error sa pagkuha ng pagtuturo. Maaari kang mangailangan ng ilang manu-manong pagkakasunud-sunod na lampas sa kung ano ang ibinibigay ng Platform Designer bilang default, at planuhin ang reset release topology nang naaayon batay sa iyong use case. Kung gusto mong i-reset ang iyong system pagkatapos itong lumabas at tumakbo nang ilang sandali, ilapat ang parehong mga pagsasaalang-alang sa pagkakasunud-sunod ng pag-reset ng system at kinakailangan sa pagsisimula ng pag-reset ng post.
2.4.1. System JTAG orasan
Ang pagtukoy sa mga hadlang sa orasan sa bawat sistema ng processor ng Nios V ay isang mahalagang pagsasaalang-alang sa disenyo ng system at kinakailangan para sa kawastuhan at deterministikong gawi. Ang Quartus Prime Timing Analyzer ay nagsasagawa ng static na timing analysis upang patunayan ang pagganap ng timing ng lahat ng logic sa iyong disenyo gamit ang standard-industriyang hadlang, pagsusuri, at pamamaraan ng pag-uulat.
Example 1. Basic 100 MHz Clock na may 50/50 Duty Cycle at 16 MHz JTAG orasan
#************************************************************** # Lumikha ng 100MHz Clock #****************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Lumikha ng 16MHz JTAG Orasan #************************

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 35

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] Kaugnay na Impormasyon Quartus Prime Timing Analyzer Cookbook
2.4.2. I-reset ang Interface ng Kahilingan
Kasama sa processor ng Nios V ang isang opsyonal na pasilidad ng kahilingan sa pag-reset. Ang pasilidad ng kahilingan sa pag-reset ay binubuo ng reset_req at reset_req_ack signal.
Upang paganahin ang kahilingan sa pag-reset sa Platform Designer: 1. Ilunsad ang Nios V Processor IP Parameter Editor. 2. Sa setting ng Use Reset Request, i-on ang Add Reset Request Interface
opsyon.
Figure 24. Paganahin ang Nios V Processor Reset Request
Ang reset_req signal ay kumikilos bilang isang interrupt. Kapag iginiit mo ang reset_req, hinihiling mong i-reset sa core. Ang core ay naghihintay para sa anumang natitirang transaksyon sa bus upang makumpleto ang operasyon nito. Para kay exampAt, kung mayroong nakabinbing transaksyon sa pag-access sa memorya, ang core ay naghihintay ng kumpletong tugon. Katulad nito, tinatanggap ng core ang anumang nakabinbing tugon sa pagtuturo ngunit hindi naglalabas ng kahilingan sa pagtuturo pagkatapos matanggap ang signal ng reset_req.
Ang pagpapatakbo ng pag-reset ay binubuo ng sumusunod na daloy: 1. Kumpletuhin ang lahat ng nakabinbing operasyon 2. I-flush ang panloob na pipeline 3. Itakda ang Program Counter sa reset vector 4. I-reset ang core Ang buong operasyon ng pag-reset ay tumatagal ng ilang cycle ng orasan. Dapat manatiling iginiit ang reset_req hanggang sa igiit ang reset_req_ack na nagpapahiwatig na matagumpay na nakumpleto ang pagpapatakbo ng core reset. Ang pagkabigong gawin ito ay nagreresulta sa pagiging non-deterministic ng estado ng core.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 36

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
2.4.2.1. Mga Karaniwang Kaso ng Paggamit
· Maaari mong igiit ang reset_req signal mula sa power-on upang pigilan ang Nios V processor core na simulan ang pagpapatupad ng program mula sa reset vector nito hanggang sa masimulan ng ibang FPGA hosts sa system ang Nios V processor boot memory. Sa kasong ito, ang buong subsystem ay maaaring makaranas ng malinis na pag-reset ng hardware. Ang Nios V processor ay gaganapin nang walang katiyakan sa isang estado ng kahilingan sa pag-reset hanggang sa masimulan ng iba pang mga FPGA host ang memorya ng boot ng processor.
· Sa isang system kung saan dapat mong i-reset ang Nios V processor core nang hindi naaabala ang natitirang bahagi ng system, maaari mong igiit ang reset_req signal upang malinis na ihinto ang kasalukuyang operasyon ng core at i-restart ang processor mula sa reset vector kapag nailabas na ng system ang reset_req_ack signal.
· Maaaring gamitin ng isang panlabas na host ang interface ng kahilingan sa pag-reset upang mapagaan ang mga pagpapatupad ng mga sumusunod na gawain:
— Ihinto ang kasalukuyang Nios V processor program.
— Mag-load ng bagong program sa Nios V processor boot memory.
— Payagan ang processor na simulan ang pagpapatupad ng bagong program.
Inirerekomenda ka ng Altera na magpatupad ng mekanismo ng pag-timeout upang masubaybayan ang estado ng reset_req_ack signal. Kung ang Nios V processor core ay nahulog sa isang walang katapusang kondisyon ng estado ng paghihintay at natigil sa hindi malamang dahilan, ang reset_req_ack ay hindi maaaring igiit nang walang katapusan. Nagbibigay-daan sa iyo ang mekanismo ng timeout na:
· Tumukoy ng panahon ng timeout sa pagbawi at magsagawa ng pagbawi ng system sa pag-reset ng antas ng system.
· Magsagawa ng pag-reset ng antas ng hardware.
2.4.3. I-reset ang Release IP
Gumagamit ang mga Altera SDM-based na device ng parallel, sector-based na arkitektura na namamahagi ng pangunahing fabric logic sa maraming sektor. Inirerekomenda sa iyo ng Altera na gamitin ang Reset Release Altera FPGA IP bilang isa sa mga paunang input sa reset circuit. Kasama sa mga Intel® SDM na device ang Stratix® 10, at mga AgilexTM device. Ang mga device na nakabatay sa control-block ay hindi apektado ng kinakailangang ito.
Kaugnay na Impormasyon
AN 891: Gamit ang Reset Release Altera FPGA IP
2.5. Pagtatalaga ng Default na Ahente
Binibigyang-daan ka ng Platform Designer na tumukoy ng default na ahente na nagsisilbing default na ahente ng pagtugon sa error. Ang default na ahente na iyong itinalaga ay nagbibigay ng serbisyo sa pagtugon sa error para sa mga host na sumusubok sa mga hindi na-decode na pag-access sa mapa ng address.
Ang mga sumusunod na sitwasyon ay nagti-trigger ng hindi na-decode na kaganapan:
· Paglabag sa estado ng seguridad ng transaksyon sa bus
· Access sa transaksyon sa hindi natukoy na rehiyon ng memorya
· Exception na kaganapan at iba pa.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 37

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Ang isang default na ahente ay dapat na italaga upang pangasiwaan ang mga naturang kaganapan, kung saan ang hindi natukoy na transaksyon ay inilipat sa default na ahente at pagkatapos ay tumugon sa Nios V processor na may tugon sa error.
Kaugnay na Impormasyon
· Gabay sa Gumagamit ng Quartus Prime Pro Edition: Platform Designer. Pagtatalaga ng Default na Ahente
· Gabay sa Gumagamit ng Quartus Prime Pro Edition: Platform Designer. Error Response Slave Altera FPGA IP
· Github – Mga Karagdagang Bahagi ng Pag-reset para sa Qsys

2.6. Pagtatalaga ng UART Agent para sa Pag-print
Ang pag-print ay kapaki-pakinabang para sa pag-debug ng software application, pati na rin para sa pagsubaybay sa katayuan ng iyong system. Inirerekomenda ng Altera ang pag-print ng pangunahing impormasyon tulad ng isang startup na mensahe, mensahe ng error, at pag-unlad ng pagpapatupad ng software application.
Iwasang gamitin ang printf() library function sa ilalim ng mga sumusunod na pangyayari: · Ang printf() library ay nagiging sanhi ng pag-stall ng application kung walang host na nagbabasa ng output.
Naaangkop ito sa JTAG UART lang. · Ang printf() library ay gumagamit ng malaking halaga ng memorya ng programa.

2.6.1. Pag-iwas sa Stalls ng JTAG UART

Talahanayan 23. Mga Pagkakaiba sa pagitan ng Tradisyunal na UART at JTAG UART

Uri ng UART Tradisyunal na UART

Paglalarawan
Nagpapadala ng serial data hindi alintana kung ang isang external na host ay nakikinig. Kung walang host na nagbabasa ng serial data, mawawala ang data.

JTAG UART

Isinulat ang ipinadalang data sa isang output buffer at umaasa sa isang panlabas na host na magbasa mula sa buffer upang alisan ng laman ito.

Ang JTAG Naghihintay ang driver ng UART kapag puno na ang output buffer. Ang JTAG Naghihintay ang driver ng UART para sa isang panlabas na host na magbasa mula sa buffer ng output bago magsulat ng higit pang pagpapadala ng data. Pinipigilan ng prosesong ito ang pagkawala ng pagpapadala ng data.
Gayunpaman, kapag ang pag-debug ng system ay hindi kinakailangan, tulad ng sa panahon ng produksyon, ang mga naka-embed na system ay ini-deploy nang walang host PC na nakakonekta sa JTAG UART. Kung pinili ng system ang JTAG Ang UART bilang ahente ng UART, maaari itong magdulot ng stalling system dahil walang nakakonektang external host.
Upang maiwasan ang pagtigil ni JTAG UART, ilapat ang mga sumusunod na opsyon:

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 38

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16

Talahanayan 24. Prevention on Stalling ni JTAG UART

Mga pagpipilian
Walang interface ng UART at driver
Gumamit ng ibang UART interface at driver
Panatilihin ang JTAG UART interface (walang driver)

Sa panahon ng Hardware Development (sa Platform Designer)

Sa panahon ng Software Development (sa Board Support Package Editor)

Tanggalin si JTAG UART mula sa system

I-configure ang hal.stdin, hal.stdout at hal.stderr bilang Wala.

Palitan si JTAG UART kasama ang iba pang malambot na I-configure ang hal.stdin, hal.stdout at hal.stderr

UART IP

kasama ang iba pang malambot na UART IP.

Panatilihin ang JTAG UART sa system

· I-configure ang hal.stdin, hal.stdout at hal.stderr bilang Wala sa Board Support Package Editor.
· Huwag paganahin ang JTAG UART driver sa tab na BSP Driver.

2.7. JTAG Mga senyales
Ginagamit ng Nios V processor debug module ang JTAG interface para sa pag-download ng software ng ELF at pag-debug ng software. Kapag na-debug mo ang iyong disenyo gamit ang JTAG interface, ang JTAG ang mga signal na TCK, TMS, TDI, at TDO ay ipinapatupad bilang bahagi ng disenyo. Tinutukoy ang JTAG Ang mga hadlang sa signal sa bawat sistema ng processor ng Nios V ay isang mahalagang pagsasaalang-alang sa disenyo ng system at kinakailangan para sa kawastuhan at deterministikong pag-uugali.
Inirerekomenda ng Altera na ang dalas ng orasan ng system ng anumang disenyo ay hindi bababa sa apat na beses kaysa sa JTAG dalas ng orasan upang matiyak na gumagana nang maayos ang on-chip instrumentation (OCI) core.
Kaugnay na Impormasyon · Quartus® Prime Timing Analyzer Cookbook: JTAG Mga senyales
Para sa karagdagang impormasyon tungkol kay JTAG mga alituntunin ng limitasyon sa oras. · KDB: Bakit nabigo ang niosv-download sa isang hindi naka-pipeline na Nios® V/m processor sa
JTAG frequency 24MHz o 16Mhz?
2.8. Pag-optimize ng Platform Designer System Performance
Nagbibigay ang Platform Designer ng mga tool para sa pag-optimize ng performance ng system interconnect para sa mga disenyo ng Altera FPGA.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 39

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer
726952 | 2025.07.16
Figure 25. Optimization Halamples

Ang exampAng ipinapakita sa figure ay nagpapakita ng mga sumusunod na hakbang:
1. Nagdaragdag ng Tulay ng Pipeline upang maibsan ang mga kritikal na landas sa pamamagitan ng paglalagay nito: a. Sa pagitan ng Instruction Manager at mga ahente nito b. Sa pagitan ng Data Manager at ng mga ahente nito
2. Ilapat ang True Dual port On-Chip RAM, sa bawat port na nakalaan sa Instruction Manager at Data Manager ayon sa pagkakabanggit

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 40

Magpadala ng Feedback

2. Nios V Processor Hardware System Design na may Quartus Prime Software at Platform Designer 726952 | 2025.07.16
Sumangguni sa mga sumusunod na nauugnay na link sa ibaba, na nagpapakita ng mga diskarte para sa paggamit ng mga magagamit na tool at ang mga trade-off ng bawat pagpapatupad.
Kaugnay na Impormasyon · Gabay sa Gumagamit ng Quartus® Prime Pro Edition: Platform Designer
Sumangguni sa paksang Pag-optimize ng Platform Designer System Performance para sa higit pang impormasyon. · Gabay sa Gumagamit ng Quartus® Prime Standard Edition: Platform Designer Sumangguni sa paksang Pag-optimize ng Platform Designer System Performance para sa higit pang impormasyon.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 41

726952 | 2025.07.16 Magpadala ng Feedback

3. Nios V Processor Software System Design
Inilalarawan ng kabanatang ito ang daloy ng pagbuo ng software ng processor ng Nios V at ang mga tool sa software na magagamit mo sa pagbuo ng iyong naka-embed na sistema ng disenyo. Ang nilalaman ay nagsisilbing pagtataposview bago bumuo ng isang Nios V processor software system.
Larawan 26. Daloy ng Disenyo ng Software
Magsimula

Buuin ang BSP sa Platform Designer Gamit ang BSP Editor

Buuin ang BSP Gamit ang Nios V Command Shell
Buuin ang Application CMake Build File Gamit ang Nios V Command Shell

Tandaan:

I-import ang BSP at Application CMake Build File
Buuin ang Nios V Processor Application gamit ang
RiscFree IDE para sa Intel FPGA

Buuin ang Nios V Processor application gamit ang anuman
command-line source code editor, CMake, at Make
mga utos
Tapusin

Inirerekomenda ng Altera na gumamit ka ng Altera FPGA development kit o isang custom na prototype board para sa pagbuo ng software at pag-debug. Maraming mga peripheral at mga tampok sa antas ng system ay magagamit lamang kapag ang iyong software ay tumatakbo sa isang aktwal na board.

© Altera Corporation. Ang Altera, ang logo ng Altera, ang logo ng `a', at iba pang mga marka ng Altera ay mga trademark ng Altera Corporation. Inilalaan ng Altera ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Altera na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan sa sulat ng Altera. Pinapayuhan ang mga customer ng Altera na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

3. Nios V Processor Software System Design 726952 | 2025.07.16
3.1. Daloy ng Pag-develop ng Software ng Nios V Processor
3.1.1. Board Support Package Project
Ang proyekto ng Nios V Board Support Package (BSP) ay isang espesyal na library na naglalaman ng code ng suporta na partikular sa system. Ang BSP ay nagbibigay ng software runtime environment na na-customize para sa isang processor sa isang Nios V processor hardware system.
Ang Quartus Prime software ay nagbibigay ng Nios V Board Support Package Editor at niosv-bsp utility tool upang baguhin ang mga setting na kumokontrol sa gawi ng BSP.
Ang BSP ay naglalaman ng mga sumusunod na elemento: · Hardware abstraction layer · Mga driver ng device · Opsyonal na software package · Opsyonal real-time na operating system
3.1.2. Application Project
Ang isang proyekto ng aplikasyon ng Nios VC/C++ ay may mga sumusunod na tampok: · Binubuo ng isang koleksyon ng source code at isang CMakeLists.txt.
— Pinagsasama-sama ng CMakeLists.txt ang source code at iniuugnay ito sa isang BSP at isa o higit pang mga opsyonal na aklatan, upang lumikha ng isang .elf file
· Isa sa pinagmulan files ay naglalaman ng function main(). · May kasamang code na tumatawag sa mga function sa mga aklatan at BSP.
Nagbibigay ang Altera ng niosv-app utility tool sa Quartus Prime software utility tool para gawin ang Application CMakeLists.txt, at RiscFree IDE para sa Altera FPGAs para baguhin ang source code sa isang Eclipse-based na kapaligiran.
3.2. Mga Tool sa Pag-develop ng Altera FPGA
Sinusuportahan ng processor ng Nios V ang mga sumusunod na tool para sa pagbuo ng software: · Graphical User Interface (GUI) – Graphical development tool na available sa
parehong Windows* at Linux* Operating System (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE para sa Altera FPGAs · Command-Line Tools (CLI) – Mga tool sa pag-develop na sinimulan mula sa Nios V Command Shell. Ang bawat tool ay nagbibigay ng sarili nitong dokumentasyon sa anyo ng tulong na naa-access mula sa command line. Buksan ang Nios V Command Shell at i-type ang sumusunod na command: - tumulong sa view ang Help menu. — Nios V Utilities Tools — File Mga Tool sa Conversion ng Format — Iba pang Mga Tool sa Utility

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 43

3. Nios V Processor Software System Design 726952 | 2025.07.16

Talahanayan 25. GUI Tools at Command-line Tools Buod ng mga Gawain

Gawain

GUI Tool

Tool sa linya ng command

Paglikha ng BSP

Nios V BSP Editor

· Sa software ng Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [OPTIONS] settings.bsp
· Sa software ng Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [OPTIONS] settings.bsp

Pagbuo ng BSP gamit ang umiiral na .bsp file
Pag-update ng BSP

Nios V BSP Editor Nios V BSP Editor

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

Pagsusuri sa isang BSP

Nios V BSP Editor

niosv-bsp -q -E= [OPTIONS] settings.bsp

Paglikha ng isang application

–

niosv-app -a= -b= -s= files directory> [OPTIONS]

Paglikha ng library ng gumagamit

–

niosv-app -l= -s= files direktoryo> -p= [OPSYON]

Pagbabago ng isang application Pagbabago ng isang library ng user Pagbuo ng isang application

RiscFree IDE para sa mga Altera FPGA
RiscFree IDE para sa mga Altera FPGA
RiscFree IDE para sa mga Altera FPGA

Anumang command-line source editor
Anumang command-line source editor
· gumawa · cmake

Pagbuo ng library ng gumagamit

RiscFree IDE para sa mga Altera FPGA

· gumawa · cmake

Nagda-download ng application na ELF
Kino-convert ang .elf file

RiscFree IDE para sa mga Altera FPGA
–

niosv-download
· elf2flash · elf2hex

Kaugnay na Impormasyon
Ashling RiscFree Integrated Development Environment (IDE) para sa Altera FPGAs User Guide

3.2.1. Nios V Processor Board Support Package Editor
Magagamit mo ang Nios V processor na BSP Editor para gawin ang mga sumusunod na gawain: · Gumawa o magbago ng proyekto ng Nios V processor BSP · Mag-edit ng mga setting, linker region, at section mappings · Pumili ng mga software package at device driver.
Kasama sa mga kakayahan ng BSP Editor ang mga kakayahan ng niosv-bsp utilities. Anumang proyektong ginawa sa BSP Editor ay maaari ding gawin gamit ang command-line utilities.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 44

Magpadala ng Feedback

3. Nios V Processor Software System Design 726952 | 2025.07.16

Tandaan:

Para sa software ng Quartus Prime Standard Edition, sumangguni sa AN 980: Nios V Processor Quartus Prime Software Support para sa mga hakbang upang magamit ang BSP Editor GUI.

Upang ilunsad ang BSP Editor, sundin ang mga hakbang na ito: 1. Buksan ang Platform Designer, at mag-navigate sa File menu.
a. Upang buksan ang isang umiiral na setting ng BSP file, i-click ang Buksan... b. Upang lumikha ng bagong BSP, i-click ang Bagong BSP... 2. Piliin ang tab na Editor ng BSP at ibigay ang naaangkop na mga detalye.

Larawan 27. Ilunsad ang BSP Editor

Kaugnay na Impormasyon AN 980: Nios V Processor Quartus Prime Software Support
3.2.2. RiscFree IDE para sa mga Altera FPGA
Ang RiscFree IDE para sa mga Altera FPGA ay isang Eclipse-based na IDE para sa Nios V processor. Inirerekomenda ng Altera na bumuo ka ng Nios V processor software sa IDE na ito para sa mga sumusunod na dahilan: · Ang mga feature ay binuo at na-verify na tugma sa Nios V
daloy ng pagbuo ng processor. · Nilagyan ng lahat ng kinakailangang toolchain at mga pansuportang tool na nagbibigay-daan sa iyo
para madaling simulan ang Nios V processor development.
Kaugnay na Impormasyon Ashling RiscFree Integrated Development Environment (IDE) para sa Altera FPGAs User Guide
3.2.3. Nios V Utilities Tools
Maaari kang lumikha, magbago, at bumuo ng mga programa ng Nios V na may mga command na na-type sa isang command line o naka-embed sa isang script. Ang mga tool sa command-line ng Nios V na inilarawan sa seksyong ito ay nasa /niosv/bin na direktoryo.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 45

3. Nios V Processor Software System Design 726952 | 2025.07.16

Talahanayan 26. Nios V Utilities Tools

Mga Tool sa Command-Line

Buod

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-ulat

Upang bumuo at mag-configure ng isang proyekto ng aplikasyon.
Upang lumikha o mag-update ng mga setting ng BSP file at lumikha ng BSP files. Upang i-download ang ELF file sa isang Nios® V processor.
Upang buksan ang Nios V Command Shell. Upang ipaalam sa iyo ang natitirang espasyo ng memorya na magagamit sa iyong application .elf para sa paggamit ng stack o heap.

3.2.4. File Mga Tool sa Pag-convert ng Format

File Ang conversion ng format ay minsan kinakailangan kapag nagpapasa ng data mula sa isang utility patungo sa isa pa. Ang file Ang mga tool sa conversion ng format ay nasa
direktoryo ng pag-install ng software>/niosv/bin na direktoryo.

Talahanayan 27. File Mga Tool sa Pag-convert ng Format

Mga Tool sa Command-Line elf2flash elf2hex

Buod Upang isalin ang .elf file sa .srec na format para sa flash memory programming. Upang isalin ang .elf file sa .hex na format para sa pagsisimula ng memorya.

3.2.5. Iba pang Utility Tools

Maaaring kailanganin mo ang sumusunod na command-line tool kapag gumagawa ng Nios V processor based system. Ang mga tool sa command-line na ito ay ibinibigay ng Intel sa /quartus/bin o nakuha mula sa
open-source na mga tool.

Talahanayan 28. Iba pang Command-Line Tools

Mga Tool sa Command-Line

Uri

Buod

juart-terminal

Ibinigay ng Intel

Upang subaybayan ang stdout at stderr, at upang magbigay ng input sa isang Nios® V processor
subsystem sa pamamagitan ng stdin. Nalalapat lamang ang tool na ito sa JTAG UART IP kapag nakakonekta ito sa Nios® V processor.

openocd

Intel-provided Upang isagawa ang OpenOCD.

openocd-cfg-gen

Intel-provided · Upang bumuo ng OpenOCD configuration file. · Upang ipakita ang JTAG index ng chain device.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 46

Magpadala ng Feedback

726952 | 2025.07.16 Magpadala ng Feedback
4. Nios V Processor Configuration at Booting Solutions
Maaari mong i-configure ang Nios V processor upang mag-boot at magsagawa ng software mula sa iba't ibang lokasyon ng memorya. Ang boot memory ay ang Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM), o Tightly Coupled Memory (TCM).
Kaugnay na Impormasyon · Mga Kundisyon ng Power-Up Trigger sa pahina 193 · Mga Power-Up Trigger
Para sa higit pang impormasyon tungkol sa mga trigger ng power-up.
4.1. Panimula
Sinusuportahan ng processor ng Nios V ang dalawang uri ng mga proseso ng boot: · Ipatupad ang-in-Place (XIP) gamit ang alt_load() function · Kinopya ang program sa RAM gamit ang boot copier. Ang Nios V embedded programs development ay batay sa hardware abstraction layer (HAL). Ang HAL ay nagbibigay ng isang maliit na boot loader program (kilala rin bilang boot copier) na kinokopya ang mga nauugnay na seksyon ng linker mula sa boot memory patungo sa kanilang run time na lokasyon sa oras ng boot. Maaari mong tukuyin ang mga lokasyon ng oras ng pagpapatakbo ng memorya ng program at data sa pamamagitan ng pagmamanipula sa mga setting ng Board Support Package (BSP) Editor. Inilalarawan ng seksyong ito ang: · Nios V processor boot copier na nagbo-boot ng iyong Nios V processor system ayon sa
ang pagpili ng boot memory · Mga opsyon sa pag-boot ng processor ng Nios V at pangkalahatang daloy · Mga solusyon sa programming ng Nios V para sa napiling memorya ng boot
4.2. Pag-uugnay ng mga Application
Kapag nabuo mo ang proyekto ng Nios V processor, ang BSP Editor ay bumubuo ng dalawang linker na nauugnay files: · linker.x: Ang linker command file na ginawa ng nabuong applicationfile gamit
upang lumikha ng .elf binary file. · linker.h: Naglalaman ng impormasyon tungkol sa layout ng memory ng linker. Ang lahat ng mga pagbabago sa setting ng linker na gagawin mo sa proyekto ng BSP ay nakakaapekto sa mga nilalaman ng dalawang linker na ito files. Ang bawat application ng Nios V processor ay naglalaman ng mga sumusunod na seksyon ng linker:
© Altera Corporation. Ang Altera, ang logo ng Altera, ang logo ng `a', at iba pang mga marka ng Altera ay mga trademark ng Altera Corporation. Inilalaan ng Altera ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Altera na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan sa sulat ng Altera. Pinapayuhan ang mga customer ng Altera na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Talahanayan 29. Mga Seksyon ng Linker

.text

Mga Seksyon ng Linker

.rodata

.rwdata

.bss

.bunton

.stack

Mga Paglalarawan Executable code. Anumang read-only na data na ginamit sa pagpapatupad ng programa. Nag-iimbak ng read-write na data na ginamit sa pagpapatupad ng programa. Naglalaman ng hindi nasimulang static na data. Naglalaman ng dynamic na inilaan na memorya. Nag-iimbak ng mga parameter ng function-call at iba pang pansamantalang data.

Maaari kang magdagdag ng mga karagdagang seksyon ng linker sa .elf file para hawakan ang custom na code at data. Ang mga seksyon ng linker na ito ay inilalagay sa pinangalanang mga rehiyon ng memorya, na tinukoy na tumutugma sa mga pisikal na memory device at mga address. Bilang default, awtomatikong binubuo ng BSP Editor ang mga seksyong ito ng linker. Gayunpaman, maaari mong kontrolin ang mga seksyon ng linker para sa isang partikular na application.

4.2.1. Pag-uugnay ng Gawi
Inilalarawan ng seksyong ito ang default na gawi sa pag-link ng BSP Editor at kung paano kontrolin ang gawi sa pag-link.

4.2.1.1. Default na BSP Linking
Sa panahon ng pagsasaayos ng BSP, awtomatikong ginagawa ng mga tool ang mga sumusunod na hakbang:
1. Magtalaga ng mga pangalan ng rehiyon ng memorya: Magtalaga ng pangalan sa bawat device ng memorya ng system at idagdag ang bawat pangalan sa linker file bilang isang rehiyon ng memorya.
2. Maghanap ng pinakamalaking memorya: Tukuyin ang pinakamalaking read-and-write memory region sa linker file.
3. Magtalaga ng mga seksyon ng linker: Ilagay ang mga default na seksyon ng linker (.text, .rodata, .rwdata, .bss, .heap, at .stack) sa rehiyon ng memorya na tinukoy sa nakaraang hakbang.
4. Sumulat files: Isulat ang linker.x at linker.h files.
Karaniwan, gumagana ang scheme ng paglalaan ng seksyon ng linker sa panahon ng proseso ng pag-develop ng software dahil ang application ay ginagarantiyahan na gumana kung ang memorya ay sapat na malaki.
Ang mga panuntunan para sa default na pag-uugali sa pag-link ay nakapaloob sa mga Altera-generated Tcl script na bsp-set-defaults.tcl at bsp-linker-utils.tcl na matatagpuan sa /niosv/scripts/bsp-defaults na direktoryo. Ang niosv-bsp na utos ay nagpapatawag ng mga script na ito. Huwag baguhin ang mga script na ito nang direkta.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 48

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

4.2.1.2. Configurable BSP Linking
Maaari mong pamahalaan ang default na gawi sa pag-link sa tab na Linker Script ng BSP Editor. Manipulate ang linker script gamit ang mga sumusunod na pamamaraan: · Magdagdag ng memory region: I-map ang pangalan ng memory region sa isang pisikal na memory device. · Magdagdag ng pagmamapa ng seksyon: I-map ang pangalan ng seksyon sa isang rehiyon ng memorya. Ang BSP
Pinapayagan ka ng editor na view ang memory map bago at pagkatapos gumawa ng mga pagbabago.

4.3. Nios V Processor Booting Methods

Mayroong ilang mga paraan upang i-boot up ang Nios V processor sa mga Altera FPGA device. Ang mga paraan upang mag-boot up ng Nios V processor ay nag-iiba ayon sa pagpili ng flash memory at mga pamilya ng device.

Talahanayan 30. Mga Sinusuportahang Flash Memory na may Kaugnay na Mga Opsyon sa Boot

Mga sinusuportahang Boot Memory

Device

On-Chip Flash (para sa Internal na configuration)

Max 10 device lang (na may On-Chip Flash IP)

Pangkalahatang Layunin QSPI Flash (para sa data ng user lang)

Lahat ng sinusuportahang FPGA device (na may Generic Serial Flash Interface FPGA IP)

Configuration QSPI Flash (para sa Active Serial configuration)

Kontrolin ang nakabatay sa block
mga device (na may Generic
Serial Flash Interface Intel FPGA IP)(2)

Nios V Processor Booting Methods

Lokasyon ng Runtime ng Application

Boot Copier

Isinasagawa ang application ng Nios V processor sa lugar mula sa On-Chip Flash

On-Chip Flash (XIP) + OCRAM/ External RAM (para sa mga nasusulat na seksyon ng data)

alt_load() function

Ang Nios V processor application ay kinopya mula sa On-Chip Flash sa RAM gamit ang boot copier

OCRAM/Palabas na RAM

Muling paggamit ng Bootloader sa pamamagitan ng GSFI

Isinasagawa ang application ng Nios V processor sa lugar mula sa pangkalahatang layunin na flash ng QSPI

Pangkalahatang layunin ng QSPI flash (XIP) + OCRAM/ External RAM (para sa mga nasusulat na seksyon ng data)

alt_load() function

Ang Nios V processor application ay kinopya mula sa pangkalahatang layunin na QSPI flash sa RAM gamit ang boot copier

OCRAM/Palabas na RAM

Bootloader sa pamamagitan ng GSFI

Isinasagawa ang application ng Nios V processor sa lugar mula sa configuration ng QSPI flash

Configuration QSPI flash (XIP) + OCRAM/ External RAM (para sa mga nasusulat na seksyon ng data)

alt_load() function

Ang Nios V processor application ay kinopya mula sa configuration ng QSPI flash sa RAM gamit ang boot copier

Nagpatuloy ang OCRAM/ External RAM Bootloader sa pamamagitan ng GSFI...

(2) Sumangguni sa AN 980: Nios V Processor Quartus Prime Software Support para sa listahan ng device.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 49

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Mga sinusuportahang Boot Memory
On-chip Memory (OCRAM) Tightly Coupled Memory (TCM)

Device
Mga SDM-based na device (na may Mailbox Client Intel FPGA IP). (2)
Lahat ng sinusuportahang Altera FPGA device (2)
Lahat ng sinusuportahang Altera FPGA device(2)

Nios V Processor Booting Methods
Ang Nios V processor application ay kinopya mula sa configuration ng QSPI flash sa RAM gamit ang boot copier
Ang Nios V processor application ay isinasagawa sa lugar mula sa OCRAM
Ang Nios V processor application ay isinasagawa sa lugar mula sa TCM

Lokasyon ng Runtime ng Application

Boot Copier

OCRAM/ External RAM Bootloader sa pamamagitan ng SDM

OCRAM

alt_load() function

Instruction TCM (XIP) Wala + Data TCM (para sa mga nasusulat na seksyon ng data)

Figure 28. Nios V Processor Boot Flow

I-reset

Tumalon ang processor para i-reset ang vector (pagsisimula ng boot code)

Maaaring kopyahin ang application code sa ibang lokasyon ng memorya (depende sa mga opsyon sa boot)
Sinisimulan ng boot code ang processor

Depende sa mga opsyon sa boot, maaaring kopyahin ng boot code ang mga inisyal na halaga para sa data/code sa isa pang memory space (alt_load)
Sinisimulan ng boot code ang application code at espasyo ng memorya ng data
Sinisimulan ng boot code ang lahat ng mga peripheral ng system na may mga driver ng HAL (alt_main)
Pagpasok sa main
Kaugnay na Impormasyon · Generic na Serial Flash Interface Altera FPGA IP User Guide
Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 50

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
· Mailbox Client Altera FPGA IP User Guide · AN 980: Nios V Processor Quartus Prime Software Support
4.4. Panimula sa Nios V Processor Booting Methods
Ang mga system ng processor ng Nios V ay nangangailangan ng mga imahe ng software na i-configure sa memorya ng system bago masimulan ng processor ang pag-execute ng application program. Sumangguni sa Mga Seksyon ng Linker para sa mga default na seksyon ng linker.
Ang BSP Editor ay bumubuo ng linker script na gumaganap ng mga sumusunod na function: · Tinitiyak na ang processor software ay naka-link alinsunod sa mga setting ng linker
ng editor ng BSP at tinutukoy kung saan nasa memorya ang software. · Iposisyon ang rehiyon ng code ng processor sa bahagi ng memorya ayon sa
nakatalagang mga bahagi ng memorya.
Ang sumusunod na seksyon ay maikling naglalarawan sa magagamit na Nios V processor booting method.
4.4.1. Nios V Processor Application I-execute-In-Place mula sa Boot Flash
Dinisenyo ng Altera ang mga flash controller upang ang boot flash address space ay agad na maa-access ng Nios V processor sa pag-reset ng system, nang hindi kailangang simulan ang memory controller o memory device. Nagbibigay-daan ito sa Nios V processor na isagawa ang application code na naka-imbak sa mga boot device nang direkta nang hindi gumagamit ng boot copier upang kopyahin ang code sa ibang uri ng memorya. Ang mga flash controller ay: · On-Chip Flash na may On-Chip Flash IP (lamang sa MAX® 10 device) · General purpose QSPI flash na may Generic Serial Flash Interface IP · Configuration QSPI flash na may Generic Serial Flash Interface IP (maliban sa MAX 10
mga aparato)
Kapag ang Nios V processor application ay nag-execute-in-place mula sa boot flash, ang BSP Editor ay gumaganap ng mga sumusunod na function: · Itinatakda ang mga seksyon ng .text linker sa rehiyon ng boot flash memory. · Itinatakda ang .bss,.rodata, .rwdata, .stack at .heap linker na mga seksyon sa RAM
rehiyon ng memorya. Dapat mong paganahin ang alt_load() function sa Mga Setting ng BSP upang kopyahin ang mga seksyon ng data (.rodata, .rwdata,, .exceptions) sa RAM sa pag-reset ng system. Ang seksyon ng code (.text) ay nananatili sa rehiyon ng boot flash memory.
Kaugnay na Impormasyon · Generic Serial Flash Interface Altera FPGA IP User Guide · Altera MAX 10 User Flash Memory User Guide
4.4.1.1. alt_load()
Maaari mong paganahin ang alt_load() function sa HAL code gamit ang BSP Editor.
Kapag ginamit sa execute-in-place na boot flow, ang alt_load() function ay gumaganap ng mga sumusunod na gawain:

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 51

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

· Gumagana bilang isang mini boot copier na kinokopya ang mga seksyon ng memorya sa RAM batay sa mga setting ng BSP.
· Kinokopya ang mga seksyon ng data (.rodata, .rwdata, .exceptions) sa RAM ngunit hindi ang mga seksyon ng code (.text). Ang seksyon ng code (.text) ay isang read-only na seksyon at nananatili sa rehiyon ng booting flash memory. Nakakatulong ang partitioning na ito na mabawasan ang paggamit ng RAM ngunit maaaring limitahan ang pagganap ng code execution dahil mas mabagal ang pag-access sa flash memory kaysa sa pag-access sa on-chip RAM.

Inililista ng sumusunod na talahanayan ang mga setting at function ng BSP Editor:

Talahanayan 31. Mga Setting ng BSP Editor
Setting ng BSP Editor hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Pinapagana ng Function ang alt_load() function. kinokopya ng alt_load() ang seksyong .rodata sa RAM. Ang alt_load() ay kinokopya ang .rwdata na seksyon sa RAM. alt_load() kopya .exceptions seksyon sa RAM.

4.4.2. Ang Nios V Processor Application ay Kinopya mula sa Boot Flash hanggang sa RAM Gamit ang Boot Copier
Ang Nios V processor at HAL ay may kasamang boot copier na nagbibigay ng sapat na functionality para sa karamihan ng Nios V processor application at maginhawang ipatupad sa Nios V software development flow.
Kapag gumagamit ang application ng boot copier, itinatakda nito ang lahat ng seksyon ng linker ( .text, .heap , .rwdata, .rodata , .bss, .stack) sa isang panloob o panlabas na RAM. Ang paggamit ng boot copier upang kopyahin ang isang Nios V processor application mula sa boot flash papunta sa internal o external na RAM para sa execution ay nakakatulong upang mapabuti ang execution performance.
Para sa boot na opsyon na ito, ang Nios V processor ay magsisimulang magsagawa ng boot copier software sa pag-reset ng system. Kinokopya ng software ang application mula sa boot flash papunta sa panloob o panlabas na RAM. Kapag kumpleto na ang proseso, ililipat ng Nios V processor ang kontrol ng program sa application.

Tandaan:

Kung ang boot copier ay nasa flash, hindi na kailangang tawagan ang alt_load() function dahil pareho silang nagsisilbi sa parehong layunin.

4.4.2.1. Nios V Processor Bootloader sa pamamagitan ng Generic Serial Flash Interface
Ang Bootloader sa pamamagitan ng GSFI ay ang Nios V processor boot copier na sumusuporta sa QSPI flash memory sa mga control block-based na device. Kasama sa Bootloader sa pamamagitan ng GSFI ang mga sumusunod na tampok:
· Hinahanap ang software application sa non-volatile memory.
· I-unpack at kinokopya ang imahe ng software application sa RAM.
· Awtomatikong inililipat ang pagpapatupad ng processor sa code ng aplikasyon sa RAM pagkatapos makumpleto ang kopya.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 52

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Ang boot image ay matatagpuan pagkatapos mismo ng boot copier. Kailangan mong tiyakin na ang Nios V processor ay nag-reset ng mga offset point sa simula ng boot copier. Ang Figure: Memory Map para sa QSPI Flash na may Bootloader sa pamamagitan ng GSFI memory map para sa QSPI Flash na may Bootloader sa pamamagitan ng GSFI ay nagpapakita ng flash memory map para sa QSPI flash kapag gumagamit ng boot copier. Ipinapalagay ng memory map na ito na ang flash memory memory ay nag-iimbak ng FPGA image at ang application software.

Talahanayan 32. Bootloader sa pamamagitan ng GSFI para sa Nios V Processor Core

Nios V Processor Core
Nios V/m processor

Bootloader sa pamamagitan ng GSFI File Lokasyon
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g processor

/niosv/components/bootloader/ niosv_g_bootloader.srec

Figure 29. Memory Map para sa QSPI Flash na may Bootloader sa pamamagitan ng GSFI

Data ng Customer (*.hex)

Code ng Application

Tandaan:

I-reset ang Vector Offset

Boot Copier

0x01E00000

Imahe ng FPGA (*.sof)

0x00000000

1. Sa simula ng memory map ay ang FPGA image na sinusundan ng iyong data, na binubuo ng boot copier at application code.
2. Dapat mong itakda ang Nios V processor reset offset sa Platform Designer at ituro ito sa simula ng boot copier.
3. Hindi alam ang laki ng imahe ng FPGA. Malalaman mo lang ang eksaktong sukat pagkatapos ng compilation ng proyekto ng Quartus Prime. Dapat mong tukuyin ang isang upper bound para sa laki ng Altera FPGA image. Para kay exampKung ang laki ng imahe ng FPGA ay tinatantya na mas mababa sa 0x01E00000, itakda ang Reset Offset sa 0x01E00000 sa Platform Designer, na siyang simula rin ng boot copier.
4. Ang isang mahusay na kasanayan sa disenyo ay binubuo ng pagtatakda ng reset vector offset sa isang hangganan ng sektor ng flash upang matiyak na walang bahagyang pagbura ng imahe ng FPGA kung sakaling ma-update ang software application.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 53

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

4.4.2.2. Nios V Processor Bootloader sa pamamagitan ng Secure Device Manager
Ang Bootloader sa pamamagitan ng Secure Device Manager (SDM) ay isang HAL application code na gumagamit ng Mailbox Client Altera FPGA IP HAL driver para sa pag-boot ng processor. Inirerekomenda ng Altera ang application na ito ng bootloader kapag ginagamit ang configuration ng QSPI flash sa mga device na nakabatay sa SDM upang i-boot ang Nios V processor.
Sa pag-reset ng system, ibo-boot muna ng Nios V processor ang Bootloader sa pamamagitan ng SDM mula sa maliit na on-chip memory at ipapatupad ang Bootloader sa pamamagitan ng SDM para makipag-ugnayan sa configuration na QSPI flash gamit ang Mailbox Client IP.
Ginagawa ng Bootloader sa pamamagitan ng SDM ang mga sumusunod na gawain: · Hinahanap ang Nios V software sa configuration ng QSPI flash. · Kinokopya ang Nios V software sa on-chip RAM o external RAM. · Inililipat ang pagsasagawa ng processor sa Nios V software sa loob ng on-chip RAM o
panlabas na RAM.
Kapag kumpleto na ang proseso, inililipat ng Bootloader sa pamamagitan ng SDM ang kontrol ng program sa application ng user. Inirerekomenda ng Altera ang organisasyon ng memorya tulad ng nakabalangkas sa Memory Organization para sa Bootloader sa pamamagitan ng SDM.
Figure 30. Bootloader sa pamamagitan ng SDM Process Flow

Configuration

Flash

Nios V Software

SDM

SDM-Based FPGA Device

IP ng Mailbox Client

FPGA Logic Nios V

4 Panlabas na RAM
Nios V Software

On-Chip 4

EMIF

RAM

On-Chip Memory

Nios V

Software

Bootloader sa pamamagitan ng SDM

1. Pinapatakbo ng Nios V processor ang Bootloader sa pamamagitan ng SDM mula sa on-chip memory.
2. Nakikipag-ugnayan ang Bootloader sa pamamagitan ng SDM sa configuration flash at hinahanap ang Nios V software.
3. Kinokopya ng Bootloader sa pamamagitan ng SDM ang Nios V software mula sa Configuration Flash sa on-chip RAM / external RAM.
4. Ang bootloader sa pamamagitan ng SDM ay inililipat ang Nios V processor execution sa Nios V software sa on-chip RAM / external RAM.

4.4.3. Nios V Processor Application Execute-In-Place mula sa OCRAM
Sa pamamaraang ito, ang Nios V processor reset address ay nakatakda sa base address ng on-chip memory (OCRAM). Ang binary ng application (.hex) file ay na-load sa OCRAM kapag ang FPGA ay na-configure, pagkatapos na ang disenyo ng hardware ay pinagsama-sama sa software ng Quartus Prime. Kapag na-reset ang Nios V processor, magsisimulang mag-execute ang application at magsanga sa entry point.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 54

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Tandaan:

· Ang Execute-In-Place mula sa OCRAM ay hindi nangangailangan ng boot copier dahil ang Nios V processor application ay nasa lugar na sa pag-reset ng system.
· Inirerekomenda ng Altera ang pagpapagana ng alt_load() para sa paraan ng pag-boot na ito upang ang naka-embed na software ay kumilos nang magkapareho kapag ni-reset nang hindi muling kino-configure ang imahe ng FPGA device.
· Dapat mong paganahin ang alt_load() function sa Mga Setting ng BSP upang kopyahin ang seksyong .rwdata sa pag-reset ng system. Sa pamamaraang ito, ang mga inisyal na halaga para sa mga inisyal na variable ay iniimbak nang hiwalay mula sa kaukulang mga variable upang maiwasan ang pag-overwrit sa pagpapatupad ng programa.

4.4.4. Nios V Processor Application Ipatupad-In-Place mula sa TCM
Itinatakda ng execute-in-place na paraan ang Nios V processor reset address sa base address ng tightly coupled memory (TCM). Ang binary ng application (.hex) file ay na-load sa TCM kapag na-configure mo ang FPGA pagkatapos mong i-compile ang disenyo ng hardware sa software ng Quartus Prime. Kapag na-reset ang Nios V processor, magsisimulang mag-execute ang application at magsanga sa entry point.

Tandaan:

Ang Execute-In-Place mula sa TCM ay hindi nangangailangan ng boot copier dahil ang Nios V processor application ay nasa lugar na sa pag-reset ng system.

4.5. Nios V Processor Booting mula sa On-Chip Flash (UFM)

Ang Nios V processor booting at executing software mula sa on-chip flash (UFM) ay available sa MAX 10 FPGA device. Sinusuportahan ng Nios V processor ang sumusunod na dalawang opsyon sa boot gamit ang On-Chip Flash sa ilalim ng Internal Configuration mode:
· Ang Nios V processor application ay nagsasagawa ng in-place mula sa On-Chip Flash.
· Ang Nios V processor application ay kinopya mula sa On-Chip Flash sa RAM gamit ang boot copier.

Talahanayan 33. Mga Sinusuportahang Flash Memory na may kani-kanilang Boot Options

Mga sinusuportahang Boot Memory

Nios V Booting Methods

Lokasyon ng Runtime ng Application

Boot Copier

MAX 10 device lang (na may OnChip Flash IP)

Isinasagawa ang application ng Nios V processor sa lugar mula sa On-Chip Flash
Ang Nios V processor application ay kinopya mula sa On-Chip Flash sa RAM gamit ang boot copier

On-Chip Flash (XIP) + OCRAM/ External RAM (para sa mga nasusulat na seksyon ng data)

alt_load() function

OCRAM/ Panlabas na RAM

Muling paggamit ng Bootloader sa pamamagitan ng GSFI

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 55

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Larawan 31.

Disenyo, Configuration, at Daloy ng Booting
Disenyo · Gawin ang iyong proyektong nakabatay sa Nios V Processor gamit ang Platform Designer. · Tiyakin na mayroong panlabas na RAM o on-chip RAM sa disenyo ng system.

Configuration at Compilation ng FPGA
· Itakda ang parehong internal configuration mode sa On-chip Flash IP sa Platform Designer at Quartus Prime software. · Itakda ang Nios V processor reset agent sa On-chip Flash. · Piliin ang iyong ginustong paraan ng pagsisimula ng UFM. · Bumuo ng iyong disenyo sa Platform Designer. · I-compile ang iyong proyekto sa Quartus Prime software.

User Application BSP Project · Lumikha ng Nios V processor na HAL BSP batay sa .sopcinfo file nilikha ng Platform Designer. · I-edit ang mga setting ng BSP ng Nios V processor at Linker Script sa BSP Editor. · Bumuo ng proyekto ng BSP.
User Application APP Project · Bumuo ng Nios V processor application code. · I-compile ang Nios V processor application at bumuo ng Nios V processor application (.hex) file. · I-compile muli ang iyong proyekto sa software ng Quartus Prime kung susuriin mo ang opsyon na Initialize memory content sa Intel FPGA On-Chip Flash IP.

Programming Files Conversion, Download at Run · Bumuo ng On-Chip Flash .pof file gamit ang Convert Programming Files feature sa Quartus Prime software.
· Programa ang .pof file sa iyong MAX 10 device. · Power cycle ang iyong hardware.
4.5.1. MAX 10 FPGA On-Chip na Paglalarawan ng Flash
Ang MAX 10 FPGA device ay naglalaman ng on-chip flash na nahahati sa dalawang bahagi: · Configuration Flash Memory (CFM) — nag-iimbak ng data ng configuration ng hardware para sa
MAX 10 FPGA. · User Flash Memory (UFM) — iniimbak ang data ng user o software application.
Ang arkitektura ng UFM ng MAX 10 na device ay kumbinasyon ng malambot at matitigas na IP. Maa-access mo lang ang UFM gamit ang On-Chip Flash IP Core sa Quartus Prime software.
Sinusuportahan ng On-chip Flash IP core ang mga sumusunod na feature: · Mga access sa pagbasa o pagsulat sa mga sektor ng UFM at CFM (kung naka-enable sa Platform Designer)
gamit ang Avalon MM data at control slave interface. · Sinusuportahan ang pagbubura ng pahina, pagbura ng sektor at pagsulat ng sektor. · Simulation model para sa UFM read/write access gamit ang iba't ibang EDA simulation tool.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 56

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Talahanayan 34. On-chip Flash na Rehiyon sa MAX 10 FPGA Device

Mga Rehiyon ng Flash

Pag-andar

Configuration Flash Memory (mga sektor na CFM0-2)

Configuration ng FPGA file imbakan

Flash Memory ng Gumagamit (mga sektor ng UFM0-1)

Nios V processor application at data ng user

Sinusuportahan ng MAX 10 FPGA device ang ilang configuration mode at ang ilan sa mga mode na ito ay nagpapahintulot sa CFM1 at CFM2 na magamit bilang karagdagang rehiyon ng UFM. Ipinapakita ng sumusunod na talahanayan ang lokasyon ng imbakan ng mga larawan ng pagsasaayos ng FPGA batay sa mga mode ng pagsasaayos ng MAX 10 FPGA.

Talahanayan 35. Lokasyon ng Storage ng FPGA Configuration Images

Configuration Mode Dual compressed na mga larawan

CFM2 Compressed Image 2

CFM1

CFM0 Compressed Image 1

Isang hindi naka-compress na imahe

Virtual UFM

Hindi naka-compress na imahe

Isang hindi naka-compress na imahe na may Memory Initialization

Hindi naka-compress na imahe (na may pre-initialized on-chip memory content)

Isang naka-compress na imahe na may Memory Initialization Naka-compress na imahe (na may paunang inisyal na on-chip na nilalaman ng memorya)

Isang naka-compress na imahe

Virtual UFM

Naka-compress na Larawan

Dapat mong gamitin ang On-chip Flash IP core para ma-access ang flash memory sa MAX 10 FPGAs. Maaari mong i-instantiate at ikonekta ang On-chip Flash IP sa Quartus Prime software. Ginagamit ng Nios V soft core processor ang Platform Designer na magkakaugnay upang makipag-ugnayan sa On-chip Flash IP.
Figure 32. Koneksyon sa pagitan ng On-chip Flash IP at Nios V Processor

Tandaan:

Tiyaking nakakonekta ang On-chip Flash csr port sa Nios V processor data_manager para paganahin ang processor na kontrolin ang write at burahin na mga operasyon.
Ang On-chip Flash IP core ay maaaring magbigay ng access sa limang sektor ng flash - UFM0, UFM1, CFM0, CFM1, at CFM2.
Mahalagang impormasyon tungkol sa mga sektor ng UFM at CFM.: · Ang mga sektor ng CFM ay inilaan para sa pag-iimbak ng data ng configuration (bitstream) (*.pof).
· Maaaring itago ang data ng user sa mga sektor ng UFM at maaaring itago, kung ang mga tamang setting ay pinili sa tool na Platform Designer.
· Ang ilang partikular na device ay walang sektor ng UFM1. Maaari kang sumangguni sa talahanayan: UFM at CFM Sector Size para sa mga available na sektor sa bawat indibidwal na MAX 10 FPGA device.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 57

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

· Maaari mong i-configure ang CFM2 bilang isang virtual na UFM sa pamamagitan ng pagpili sa Single Uncompressed Image configuration mode.
· Maaari mong i-configure ang CFM2 at CFM1 bilang isang virtual na UFM sa pamamagitan ng pagpili sa Single Uncompressed Image configuration mode.
· Ang laki ng bawat sektor ay nag-iiba sa napiling MAX 10 FPGA device.

Talahanayan 36.

Laki ng Sektor ng UFM at CFM
Inililista ng talahanayang ito ang mga sukat ng mga array ng UFM at CFM.

Device

Mga pahina bawat Sektor

UFM1 UFM0 CFM2 CFM1 CFM0

Laki ng Pahina (Kbit)

Pinakamataas na Gumagamit
Laki ng Flash Memory (Kbit) (3)

Kabuuang Laki ng Memorya ng Configuration (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Laki ng OCRAM (Kbit)
108 189 378 549 675 1260 1638

Kaugnay na Impormasyon · MAX 10 FPGA Configuration User Guide · Altera MAX 10 User Flash Memory User Guide

4.5.2. Nios V Processor Application Execute-In-Place mula sa UFM

Ang Execute-In-Place mula sa UFM solution ay angkop para sa Nios V processor applications na nangangailangan ng limitadong on-chip memory na paggamit. Gumagana ang alt_load() function bilang mini boot copier na kinokopya ang mga seksyon ng data (.rodata, .rwdata, o .exceptions) mula sa boot memory hanggang sa RAM batay sa mga setting ng BSP. Ang seksyon ng code (.text),
na isang read only na seksyon, ay nananatili sa MAX 10 On-chip Flash memory region. Pinaliit ng setup na ito ang paggamit ng RAM ngunit maaaring limitahan ang pagganap ng pagpapatupad ng code dahil ang access sa flash memory ay mas mabagal kaysa sa on-chip RAM.

Ang Nios V processor application ay naka-program sa sektor ng UFM. Ang reset vector ng Nios V processor ay tumuturo sa UFM base address upang i-execute ang code mula sa UFM pagkatapos mag-reset ng system.

Kung ginagamit mo ang source-level na debugger para i-debug ang iyong application, dapat kang gumamit ng hardware breakpoint. Ito ay dahil hindi sinusuportahan ng UFM ang random memory access, na kinakailangan para sa soft breakpoint debugging.

Tandaan:

Hindi mo maaaring burahin o isulat ang UFM habang nagsasagawa ng execute-in-place sa MAX 10. Lumipat sa boot copier na diskarte kung kailangan mong burahin o isulat ang UFM.

(3) Ang maximum na posibleng halaga, na nakadepende sa configuration mode na iyong pinili.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 58

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Figure 33. Nios V Processor Application XIP mula sa UFM

Max 10 na Device

.POF
Nios V Hardware .SOF
Nios V Software .HEX

Quartus Programmer

On-Chip Flash

CFM

Nios V Hardware

UFM

Nios V Software

Panloob na Configuration

On-Chip Flash IP

FPGA Logic
Nios V Processor

On-Chip RAM

Panlabas

RAM

EMIF

4.5.2.1. Daloy ng Disenyo ng Hardware
Ang sumusunod na seksyon ay naglalarawan ng sunud-sunod na paraan para sa pagbuo ng isang bootable system para sa isang Nios V processor application mula sa On-Chip Flash. Ang exampAng ibaba ay binuo gamit ang MAX 10 na device.
Mga Setting ng Component ng IP
1. Gawin ang iyong proyekto ng processor ng Nios V gamit ang Quartus Prime at Platform Designer. 2. Tiyaking idinagdag ang external RAM o On-Chip Memory (OCRAM) sa iyong Platform
Sistema ng taga-disenyo.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 59

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
Larawan 34. Halample IP Connections sa Platform Designer para sa Pag-boot ng Nios V mula sa OnChip Flash (UFM)

3. Sa On-Chip Flash IP parameter editor, itakda ang Configuration Mode sa isa sa mga sumusunod, ayon sa iyong kagustuhan sa disenyo: · Single Uncompressed Image · Single Compressed Image · Single Uncompressed Image na may Memory Initialization · Single Compressed Image na may Memory Initialization
Para sa higit pang impormasyon tungkol sa Dual Compressed Images, sumangguni sa MAX 10 FPGA Configuration User Guide – Remote System Upgrade.

Tandaan:

Dapat kang magtalaga ng Hidden Access sa bawat rehiyon ng CFM sa On-Chip Flash IP.

Figure 35. Pagpili ng Configuration Mode sa On-Chip Flash Parameter Editor

On-Chip Flash IP Settings – UFM Initialization Maaari kang pumili ng isa sa mga sumusunod na pamamaraan ayon sa iyong kagustuhan:

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 60

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Tandaan:

Ang mga hakbang sa kasunod na mga subchapter (Daloy ng Disenyo ng Software at Programming) ay nakasalalay sa pagpili na gagawin mo dito.

· Paraan 1: Simulan ang UFM data sa SOF sa panahon ng compilation
Kasama sa Quartus Prime ang data ng pagsisimula ng UFM sa SOF sa panahon ng compilation. Ang SOF recompilation ay kailangan kung may mga pagbabago sa UFM data.
1. Lagyan ng check ang Initialize flash content at Enable non-default initialization file.

Figure 36. I-initialize ang Flash Contents at I-enable ang Non-default Initialization File

2. Tukuyin ang path ng nabuong .hex file (mula sa elf2hex command) sa User na ginawa hex o mif file.
Figure 37. Pagdaragdag ng .hex File Daan

· Paraan 2: Pagsamahin ang UFM data sa isang pinagsama-samang SOF sa panahon ng pagbuo ng POF
Ang data ng UFM ay pinagsama sa pinagsama-samang SOF kapag nagko-convert ng programming files. Hindi mo kailangang i-compile muli ang SOF, kahit na magbago ang data ng UFM. Sa panahon ng pag-unlad, hindi mo kailangang muling i-compile ang SOF files para sa mga pagbabago sa application. Inirerekomenda ng Altera ang paraang ito para sa mga developer ng application.
1. Alisan ng check ang Initialize flash content..
Figure 38. I-initialize ang Flash Content gamit ang Non-default Initialization File

I-reset ang Mga Setting ng Ahente para sa Nios V Processor Execute-In-Place Method
1. Sa editor ng parameter ng processor ng Nios V, itakda ang Reset Agent sa On-Chip Flash.
Figure 39. Nios V Processor Parameter Editor Settings with Reset Agent Set to On-Chip Flash

2. I-click ang Bumuo ng HDL kapag lumitaw ang dialog box ng Pagbuo. 3. Tukuyin ang output file mga pagpipilian sa henerasyon at i-click ang Bumuo.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 61

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
Mga Setting ng Quartus Prime Software 1. Sa Quartus Prime software, i-click ang Assignments Device Device at Pin
Options Configuration. Itakda ang Configuration mode ayon sa setting sa On-Chip Flash IP. Figure 40. Pagpili ng Configuration Mode sa Quartus Prime Software

2. I-click ang OK upang lumabas sa window ng Device at Pin Options,
3. I-click ang OK upang lumabas sa window ng Device.
4. I-click ang Processing Start Compilation para i-compile ang iyong proyekto at buuin ang .sof file.

Tandaan:

Kung ang setting ng configuration mode sa Quartus Prime software at Platform Designer parameter editor ay iba, ang proyekto ng Quartus Prime ay nabigo sa sumusunod na mensahe ng error.

Larawan 41.

Error Message para sa Different Configuration Mode Setting Error (14740): Configuration mode sa atom “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” ay hindi tumutugma sa setting ng proyekto. I-update at i-regenerate ang Qsys system upang tumugma sa setting ng proyekto.

Kaugnay na Impormasyon MAX 10 FPGA Configuration User Guide

4.5.2.2. Daloy ng Disenyo ng Software
Ang seksyong ito ay nagbibigay ng daloy ng disenyo upang bumuo at bumuo ng proyekto ng software ng processor ng Nios V. Upang matiyak ang isang streamline na daloy ng pagbuo, hinihikayat kang lumikha ng isang katulad na puno ng direktoryo sa iyong proyekto sa disenyo. Ang sumusunod na daloy ng disenyo ng software ay batay sa puno ng direktoryo na ito.
Upang lumikha ng puno ng direktoryo ng proyekto ng software, sundin ang mga hakbang na ito: 1. Sa iyong folder ng proyekto ng disenyo, lumikha ng isang folder na tinatawag na software. 2. Sa folder ng software, lumikha ng dalawang folder na tinatawag na hal_app at hal_bsp.
Larawan 42. Software Project Directory Tree

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 62

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
Paglikha ng Application BSP Project
Para ilunsad ang BSP Editor, sundin ang mga hakbang na ito: 1. Ipasok ang Nios V Command Shell. 2. I-invoke ang BSP Editor gamit ang niosv-bsp-editor command. 3. Sa BSP Editor, i-click File Bagong BSP para simulan ang iyong BSP project. 4. I-configure ang mga sumusunod na setting:
· Impormasyon ng SOPC File pangalan: Ibigay ang SOPCINFO file (.sopcinfo). · Pangalan ng CPU: Piliin ang Nios V processor. · Operating system: Piliin ang operating system ng Nios V processor. · Bersyon: Iwanan bilang default. · Direktoryo ng target ng BSP: Piliin ang path ng direktoryo ng proyekto ng BSP. kaya mo
paunang itakda ito sa /software/hal_bsp sa pamamagitan ng pagpapagana sa Gumamit ng mga default na lokasyon. · Mga Setting ng BSP File pangalan: I-type ang pangalan ng BSP Settings File. · Karagdagang Tcl script: Magbigay ng BSP Tcl script sa pamamagitan ng pagpapagana sa Paganahin ang Karagdagang Tcl script. 5. I-click ang OK.
Larawan 43. I-configure ang Bagong BSP

Pag-configure ng BSP Editor at Pagbuo ng BSP Project
Maaari mong tukuyin ang exception vector ng processor alinman sa On-Chip Memory (OCRAM) o On-Chip Flash batay sa iyong kagustuhan sa disenyo. Ang pagtatakda ng exception vector memory sa OCRAM/External RAM ay inirerekomenda para mas mapabilis ang interrupt processing. 1. Pumunta sa Mga Pangunahing Setting Advanced hal.linker. 2. Kung pipiliin mo ang On-Chip Flash bilang exception vector,
a. Paganahin ang mga sumusunod na setting:

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 63

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Figure 44. Advanced.hal.linker Settings

b. Mag-click sa tab na Linker Script sa BSP Editor. c. Itakda ang .exceptions at .text na mga rehiyon sa Pangalan ng Seksyon ng Linker sa
On-Chip Flash. d. Itakda ang natitirang bahagi ng mga rehiyon sa listahan ng Pangalan ng Seksyon ng Linker sa On-Chip
Memorya (OCRAM) o panlabas na RAM.
Figure 45. Mga Setting ng Rehiyon ng Linker (Exception Vector Memory: On-Chip Flash)

3. Kung pipiliin mo ang OCRAM/External RAM bilang exception vector, a. Paganahin ang mga sumusunod na setting: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Figure 46. Mga Setting ng Linker Rehiyon (Exception Vector Memory: OCRAM/External RAM)

b. Mag-click sa tab na Linker Script sa BSP Editor.
c. Itakda ang.text na mga rehiyon sa Pangalan ng Seksyon ng Linker sa On-Chip Flash.
d. Itakda ang natitirang bahagi ng mga rehiyon sa listahan ng Pangalan ng Seksyon ng Linker sa On-Chip Memory (OCRAM) o panlabas na RAM.

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 64

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
Larawan 47. Mga Setting ng Rehiyon ng Linker (Exception Vector Memory: OCRAM)
4. I-click ang Bumuo upang makabuo ng proyekto ng BSP. Pagbuo ng User Application Project File 1. Mag-navigate sa folder ng software/hal_app at lumikha ng iyong pinagmulan ng application
code. 2. Ilunsad ang Nios V Command Shell. 3. Isagawa ang utos sa ibaba upang buuin ang application na CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/
Pagbuo ng User Application Project Maaari mong piliing buuin ang user application project gamit ang Ashling RiscFree IDE para sa mga Altera FPGA o sa pamamagitan ng command line interface (CLI). Kung mas gusto mong gumamit ng CLI, maaari kang bumuo ng application ng user gamit ang sumusunod na command: cmake -G “Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
Ang application (.elf) file ay nilikha sa software/hal_app/build folder. Pagbuo ng HEX File Dapat kang bumuo ng isang .hex file mula sa iyong aplikasyon .elf file, para makagawa ka ng .pof file angkop para sa pagprograma ng mga device. 1. Ilunsad ang Nios V Command Shell. 2. Para sa Nios V processor application boot mula sa On-Chip Flash, gamitin ang sumusunod
command line upang i-convert ang ELF sa HEX para sa iyong aplikasyon. Ang command na ito ay lumilikha ng user application (onchip_flash.hex) file. elf2hex software/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. I-compile muli ang disenyo ng hardware kung lagyan mo ng check ang opsyon na Initialize memory content sa On-Chip Flash IP (Paraan 1). Ito ay para isama ang software data (.HEX) sa SOF file.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 65

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
4.5.2.3. Programming 1. Sa Quartus Prime, i-click File I-convert ang Programming Files. 2. Sa ilalim ng Output programming file, piliin ang Programmer Object File (.pof) bilang Programming file uri. 3. Itakda ang Mode sa Internal na Configuration.
Larawan 48. I-convert ang Programming File Mga setting
4. I-click ang Options/Boot info..., lalabas ang MAX 10 Device Options window. 5. Batay sa mga setting ng Initialize flash content sa On-chip Flash IP, gumanap
isa sa mga sumusunod na hakbang: · Kung ang Initialize flash content ay may check (Paraan 1), ang UFM initialization data
ay kasama sa SOF sa panahon ng compilation ng Quartus Prime. — Piliin ang Page_0 para sa UFM source: opsyon. I-click ang OK at magpatuloy sa
susunod. Figure 49. Setting ng Page_0 para sa UFM Source kung ang Initialize Flash Content ay may check

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 66

Magpadala ng Feedback

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16
· Kung hindi naka-check ang Initialize flash content (Paraan 2), piliin ang I-load ang memory file para sa opsyong pinagmulan ng UFM. Mag-browse sa nabuong On-chip Flash HEX file (onchip_flash.hex) sa File landas: at i-click ang OK. Ang hakbang na ito ay nagdaragdag ng data ng UFM nang hiwalay sa SOF file sa panahon ng programming file pagbabagong loob.
Figure 50. Setting ng Load Memory File para sa Pinagmulan ng UFM kung Hindi Sinusuri ang Initialize Flash Content

6. Sa Convert Programming File dialog box, sa Input files upang i-convert ang seksyon, i-click ang Magdagdag File… at ituro ang nabuong Quartus Prime .sof file.
Larawan 51. Input Files upang I-convert sa I-convert ang Programming Filepara sa Single Image Mode

7. I-click ang Bumuo upang gawin ang .pof file. 8. Programa ang .pof file sa iyong MAX 10 device. 9. Power cycle ang iyong hardware.

4.5.3. Nios V Processor Application Kinopya mula sa UFM sa RAM gamit ang Boot Copier

Inirerekomenda ng Altera ang solusyon na ito para sa MAX 10 FPGA Nios V na mga disenyo ng processor system kung saan kinakailangan ang maraming pag-ulit ng application software development at mataas na performance ng system. Ang boot copier ay matatagpuan sa loob ng UFM sa isang offset na kapareho ng address ng reset vector. Ang Nios V application ay matatagpuan sa tabi ng boot copier.

Para sa boot option na ito, ang Nios V processor ay magsisimulang i-execute ang boot copier sa pag-reset ng system upang kopyahin ang application mula sa UFM sector patungo sa OCRAM o external RAM. Kapag kumpleto na ang pagkopya, ililipat ng Nios V processor ang kontrol ng program sa application.

Tandaan:

Ang inilapat na boot copier ay kapareho ng Bootloader sa pamamagitan ng GSFI.

Magpadala ng Feedback

Handbook ng Disenyo ng Nios® V na Naka-embed na Processor 67

4. Nios V Processor Configuration at Booting Solutions 726952 | 2025.07.16

Figure 52. Nios V Application Kinopya mula sa UFM sa RAM gamit ang Boot Copier

Max 10 na Device

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

Quartus Programmer

Panlabas na RAM
Nios V Software

On-Chip Flash

CFM

Nios V Hardwa

Mga Dokumento / Mga Mapagkukunan

altera Nios V Naka-embed na Processor [pdf] Gabay sa Gumagamit
Nios V, Nios Vm, Nios Vg, Nios Vc, Nios V Naka-embed na Processor, Nios V, Naka-embed na Processor, Processor

Mga sanggunian

User Manual

altera Nios V Naka-embed na Processor

Mga pagtutukoy

Nios V Processor Hardware System Design

Nios V Processor Software System Design

Nios V Processor Configuration at Booting Solutions

Mga Dokumento / Mga Mapagkukunan

Mga sanggunian

Mag-iwan ng komento

Kanselahin ang tugon